/[gxemul]/trunk/src/devices/dev_gt.c
This is repository of my old source code which isn't updated any more. Go to git.rot13.org for current projects!
ViewVC logotype

Diff of /trunk/src/devices/dev_gt.c

Parent Directory Parent Directory | Revision Log Revision Log | View Patch Patch

revision 28 by dpavlin, Mon Oct 8 16:20:26 2007 UTC revision 32 by dpavlin, Mon Oct 8 16:20:58 2007 UTC
# Line 25  Line 25 
25   *  SUCH DAMAGE.   *  SUCH DAMAGE.
26   *     *  
27   *   *
28   *  $Id: dev_gt.c,v 1.42 2006/07/21 16:55:41 debug Exp $   *  $Id: dev_gt.c,v 1.44 2006/09/23 03:52:10 debug Exp $
29   *     *  
30   *  Galileo Technology GT-64xxx PCI controller.   *  Galileo Technology GT-64xxx PCI controller.
31   *   *
32   *      GT-64011        Used in Cobalt machines.   *      GT-64011        Used in Cobalt machines.
33   *      GT-64120        Used in evbmips machines (Malta).   *      GT-64120        Used in evbmips machines (Malta).
34   *      GT-64260        Used in mvmeppc machines.   *      GT-64260        Used in mvmeppc machines.
  *  
  *  TODO: This more or less just a dummy device, so far. It happens to work  
  *        with some NetBSD ports in some cases, and perhaps with Linux too,  
  *        but it is not really working for anything else.  
35   */   */
36    
37  #include <stdio.h>  #include <stdio.h>
# Line 48  Line 44 
44  #include "machine.h"  #include "machine.h"
45  #include "memory.h"  #include "memory.h"
46  #include "misc.h"  #include "misc.h"
47    #include "timer.h"
48    
49  #include "gtreg.h"  #include "gtreg.h"
50    
# Line 62  Line 59 
59    
60    
61  struct gt_data {  struct gt_data {
         int             timer0_irqnr;  
62          int             pci_irqbase;          int             pci_irqbase;
63          int             type;          int             type;
64    
65          uint32_t        pci0_iold;      /*  I/O Low Decode address  */          struct timer    *timer;
66          uint32_t        pci0_iohd;      /*  I/O High Decode address  */          int             timer0_irqnr;
67            int             interrupt_hz;
68            int             pending_timer0_interrupts;
69    
70            /*  Address decode registers:  */
71            uint32_t        decode[GT_N_DECODE_REGS];
72    
73          struct pci_data *pci_data;          struct pci_data *pci_data;
74  };  };
75    
76    
77  DEVICE_TICK(gt)  /*
78     *  timer_tick():
79     *
80     *  Called d->interrupt_hz times per (real-world) second.
81     */
82    static void timer_tick(struct timer *timer, void *extra)
83  {  {
84          struct gt_data *gt_data = extra;          struct gt_data *d = (struct gt_data *) extra;
85            d->pending_timer0_interrupts ++;
86    }
87    
88    
89          /*  TODO: Implement real timer interrupts.  */  DEVICE_TICK(gt)
90    {
91            struct gt_data *d = (struct gt_data *) extra;
92    
93          cpu_interrupt(cpu, gt_data->timer0_irqnr);          if (d->pending_timer0_interrupts > 0)
94                    cpu_interrupt(cpu, d->timer0_irqnr);
95  }  }
96    
97    
# Line 96  DEVICE_ACCESS(gt) Line 108  DEVICE_ACCESS(gt)
108          switch (relative_addr) {          switch (relative_addr) {
109    
110          case GT_PCI0IOLD_OFS:          case GT_PCI0IOLD_OFS:
                 if (writeflag == MEM_READ) {  
                         odata = d->pci0_iold;  
                 } else {  
                         fatal("[ gt: write to GT_PCI0IOLD_OFS: 0x%x (TODO) ]\n",  
                             (int)idata);  
                 }  
                 break;  
   
111          case GT_PCI0IOHD_OFS:          case GT_PCI0IOHD_OFS:
112            case GT_PCI0M0LD_OFS:
113            case GT_PCI0M0HD_OFS:
114            case GT_PCI0M1LD_OFS:
115            case GT_PCI0M1HD_OFS:
116            case GT_PCI0IOREMAP_OFS:
117            case GT_PCI0M0REMAP_OFS:
118            case GT_PCI0M1REMAP_OFS:
119                  if (writeflag == MEM_READ) {                  if (writeflag == MEM_READ) {
120                          odata = d->pci0_iohd;                          odata = d->decode[relative_addr / 8];
121                            debug("[ gt: read from offset 0x%x: 0x%x ]\n",
122                                (int)relative_addr, (int)odata);
123                  } else {                  } else {
124                          fatal("[ gt: write to GT_PCI0IOHD_OFS: 0x%x (TODO) ]\n",                          d->decode[relative_addr / 8] = idata;
125                              (int)idata);                          fatal("[ gt: write to offset 0x%x: 0x%x (TODO) ]\n",
126                                (int)relative_addr, (int)idata);
127                  }                  }
128                  break;                  break;
129    
130          case GT_PCI0IOREMAP_OFS:          case GT_PCI0_CMD_OFS:
131                  /*  TODO: Same as GT_PCI0IOLD_OFS?  */                  if (writeflag == MEM_WRITE) {
132                  if (writeflag == MEM_READ) {                          debug("[ gt: write to GT_PCI0_CMD: 0x%08x (TODO) ]\n",
133                          odata = d->pci0_iold;                              (int)idata);
134                  } else {                  } else {
135                          debug("[ gt: write to GT_PCI0IOREMAP_OFS: 0x%x "                          debug("[ gt: read from GT_PCI0_CMD (0x%08x) (TODO) ]\n",
136                              "(TODO) ]\n", (int)idata);                              (int)odata);
137                  }                  }
138                  break;                  break;
139    
# Line 132  DEVICE_ACCESS(gt) Line 146  DEVICE_ACCESS(gt)
146                          odata = GTIC_T0EXP;                          odata = GTIC_T0EXP;
147                          cpu_interrupt_ack(cpu, d->timer0_irqnr);                          cpu_interrupt_ack(cpu, d->timer0_irqnr);
148    
149                            if (d->pending_timer0_interrupts > 0)
150                                    d->pending_timer0_interrupts --;
151    
152                          debug("[ gt: read from GT_INTR_CAUSE (0x%08x) ]\n",                          debug("[ gt: read from GT_INTR_CAUSE (0x%08x) ]\n",
153                              (int)odata);                              (int)odata);
154                  }                  }
# Line 142  DEVICE_ACCESS(gt) Line 159  DEVICE_ACCESS(gt)
159                  cpu_interrupt_ack(cpu, d->pci_irqbase + odata);                  cpu_interrupt_ack(cpu, d->pci_irqbase + odata);
160                  break;                  break;
161    
162            case GT_TIMER_CTRL:
163                    if (writeflag == MEM_WRITE) {
164                            if (idata & ENTC0) {
165                                    /*  TODO: Don't hardcode this.  */
166                                    d->interrupt_hz = 100;
167                                    if (d->timer == NULL)
168                                            d->timer = timer_add(d->interrupt_hz,
169                                                timer_tick, d);
170                                    else
171                                            timer_update_frequency(d->timer,
172                                                d->interrupt_hz);
173                            }
174                    }
175                    break;
176    
177          case GT_PCI0_CFG_ADDR:          case GT_PCI0_CFG_ADDR:
178                  if (cpu->byte_order != EMUL_LITTLE_ENDIAN) {                  if (cpu->byte_order != EMUL_LITTLE_ENDIAN) {
179                          fatal("[ gt: TODO: big endian PCI access ]\n");                          fatal("[ gt: TODO: big endian PCI access ]\n");
# Line 182  DEVICE_ACCESS(gt) Line 214  DEVICE_ACCESS(gt)
214  /*  /*
215   *  dev_gt_init():   *  dev_gt_init():
216   *   *
217   *  Initialize a GT device.  Return a pointer to the pci_data used, so that   *  Initialize a Gallileo PCI controller device. First, the controller itself
218   *  the caller may add PCI devices.  First, however, we add the GT device   *  is added to the bus, then a pointer to the bus is returned.
  *  itself.  
219   */   */
220  struct pci_data *dev_gt_init(struct machine *machine, struct memory *mem,  struct pci_data *dev_gt_init(struct machine *machine, struct memory *mem,
221          uint64_t baseaddr, int irq_nr, int pciirq, int type)          uint64_t baseaddr, int irq_nr, int pciirq, int type)
# Line 248  struct pci_data *dev_gt_init(struct mach Line 279  struct pci_data *dev_gt_init(struct mach
279                  exit(1);                  exit(1);
280          }          }
281    
282    
283          d->pci_irqbase = pci_irqbase;          d->pci_irqbase = pci_irqbase;
284          d->pci0_iold = pci_portbase >> 21;  
285          d->pci0_iohd = 0x0000000f;      /*  TODO?  */          /*
286             *  TODO: FIX THESE! Hardcoded numbers = bad.
287             */
288            d->decode[GT_PCI0IOLD_OFS / 8] = pci_portbase >> 21;
289            d->decode[GT_PCI0IOHD_OFS / 8] = 0x40;
290            d->decode[GT_PCI0M0LD_OFS / 8] = 0x80;
291            d->decode[GT_PCI0M0HD_OFS / 8] = 0x3f;
292            d->decode[GT_PCI0M1LD_OFS / 8] = 0xc1;
293            d->decode[GT_PCI0M1HD_OFS / 8] = 0x5e;
294            d->decode[GT_PCI0IOREMAP_OFS / 8] = d->decode[GT_PCI0IOLD_OFS / 8];
295            d->decode[GT_PCI0M0REMAP_OFS / 8] = d->decode[GT_PCI0M0LD_OFS / 8];
296            d->decode[GT_PCI0M1REMAP_OFS / 8] = d->decode[GT_PCI0M1LD_OFS / 8];
297    
298          d->pci_data = bus_pci_init(machine,          d->pci_data = bus_pci_init(machine,
299              pciirq, pci_io_offset, pci_mem_offset,              pciirq, pci_io_offset, pci_mem_offset,
Legend:
Removed from v.28  
changed lines
  Added in v.32
  ViewVC Help
Powered by ViewVC 1.1.26