/[gxemul]/trunk/src/include/cpu_ppc.h
This is repository of my old source code which isn't updated any more. Go to git.rot13.org for current projects!
ViewVC logotype

Diff of /trunk/src/include/cpu_ppc.h

Parent Directory Parent Directory | Revision Log Revision Log | View Patch Patch

revision 14 by dpavlin, Mon Oct 8 16:18:51 2007 UTC revision 24 by dpavlin, Mon Oct 8 16:19:56 2007 UTC
# Line 2  Line 2 
2  #define CPU_PPC_H  #define CPU_PPC_H
3    
4  /*  /*
5   *  Copyright (C) 2005  Anders Gavare.  All rights reserved.   *  Copyright (C) 2005-2006  Anders Gavare.  All rights reserved.
6   *   *
7   *  Redistribution and use in source and binary forms, with or without   *  Redistribution and use in source and binary forms, with or without
8   *  modification, are permitted provided that the following conditions are met:   *  modification, are permitted provided that the following conditions are met:
# Line 28  Line 28 
28   *  SUCH DAMAGE.   *  SUCH DAMAGE.
29   *   *
30   *   *
31   *  $Id: cpu_ppc.h,v 1.38 2005/09/24 23:44:19 debug Exp $   *  $Id: cpu_ppc.h,v 1.64 2006/03/05 16:51:55 debug Exp $
32   */   */
33    
34  #include "misc.h"  #include "misc.h"
# Line 61  struct ppc_cpu_type_def { Line 61  struct ppc_cpu_type_def {
61    
62  /*  Flags:  */  /*  Flags:  */
63  #define PPC_NOFP                1  #define PPC_NOFP                1
64    #define PPC_601                 2
65    #define PPC_603                 4
66    #define PPC_NO_DEC              8       /*  No DEC (decrementer) SPR  */
67    
68  /*  TODO: Most of these just bogus  */  /*  TODO: Most of these just bogus  */
69    
70  #define PPC_CPU_TYPE_DEFS       {                                       \  #define PPC_CPU_TYPE_DEFS       {                                       \
71          { "PPC405GP",   0,          32, PPC_NOFP, 15,5,2, 15,5,2, 20,5,1, 0 }, \          { "PPC405GP",   0x40110000, 32, PPC_NOFP|PPC_NO_DEC,            \
72          { "PPC603e",    0,          32, 0, 14,5,4, 14,5,4, 0,0,0, 0 },  \                                          13,5,2, 13,5,2, 0,5,1, 0 },     \
73            { "PPC601",     0,          32, PPC_601, 14,5,4, 14,5,4, 0,0,0, 0 },\
74            { "PPC603",     0x00030302, 32, PPC_603, 14,5,4, 14,5,4, 0,0,0, 0 },\
75            { "PPC603e",    0x00060104, 32, PPC_603, 14,5,4, 14,5,4, 0,0,0, 0 },\
76            { "PPC604",     0x00040304, 32, 0, 15,5,4, 15,5,4, 0,0,0, 0 },  \
77            { "PPC620",     0x00140000, 64, 0, 15,5,4, 15,5,4, 0,0,0, 0 },  \
78          { "MPC7400",    0x000c0000, 32, 0, 15,5,2, 15,5,2, 19,5,1, 1 }, \          { "MPC7400",    0x000c0000, 32, 0, 15,5,2, 15,5,2, 19,5,1, 1 }, \
79          { "PPC750",     0x00084202, 32, 0, 15,5,2, 15,5,2, 20,5,1, 0 }, \          { "PPC750",     0x00084202, 32, 0, 15,5,2, 15,5,2, 20,5,1, 0 }, \
80          { "G4e",        0,          32, 0, 15,5,8, 15,5,8, 18,5,8, 1 }, \          { "G4e",        0,          32, 0, 15,5,8, 15,5,8, 18,5,8, 1 }, \
# Line 75  struct ppc_cpu_type_def { Line 84  struct ppc_cpu_type_def {
84    
85  #define PPC_NGPRS               32  #define PPC_NGPRS               32
86  #define PPC_NFPRS               32  #define PPC_NFPRS               32
87    #define PPC_NVRS                32
88    #define PPC_N_TGPRS             4
89    
90  #define PPC_N_IC_ARGS                   3  #define PPC_N_IC_ARGS                   3
91  #define PPC_INSTR_ALIGNMENT_SHIFT       2  #define PPC_INSTR_ALIGNMENT_SHIFT       2
# Line 86  struct ppc_cpu_type_def { Line 96  struct ppc_cpu_type_def {
96  #define PPC_ADDR_TO_PAGENR(a)           ((a) >> (PPC_IC_ENTRIES_SHIFT \  #define PPC_ADDR_TO_PAGENR(a)           ((a) >> (PPC_IC_ENTRIES_SHIFT \
97                                          + PPC_INSTR_ALIGNMENT_SHIFT))                                          + PPC_INSTR_ALIGNMENT_SHIFT))
98    
99  struct ppc_instr_call {  #define PPC_L2N                 17
100          void    (*f)(struct cpu *, struct ppc_instr_call *);  #define PPC_L3N                 18
         size_t  arg[PPC_N_IC_ARGS];  
 };  
101    
102  /*  Translation cache struct for each physical page:  */  DYNTRANS_MISC_DECLARATIONS(ppc,PPC,uint64_t)
103  struct ppc_tc_physpage {  DYNTRANS_MISC64_DECLARATIONS(ppc,PPC,uint8_t)
         uint32_t        next_ofs;       /*  or 0 for end of chain  */  
         uint64_t        physaddr;  
         int             flags;  
         struct ppc_instr_call ics[PPC_IC_ENTRIES_PER_PAGE + 1];  
 };  
104    
105  #define PPC_N_VPH_ENTRIES               1048576  #define PPC_MAX_VPH_TLB_ENTRIES         128
106    
 #define PPC_MAX_VPH_TLB_ENTRIES         256  
 struct ppc_vpg_tlb_entry {  
         int             valid;  
         int             writeflag;  
         int64_t         timestamp;  
         unsigned char   *host_page;  
         uint64_t        vaddr_page;  
         uint64_t        paddr_page;  
 };  
107    
108  struct ppc_cpu {  struct ppc_cpu {
109          struct ppc_cpu_type_def cpu_type;          struct ppc_cpu_type_def cpu_type;
# Line 119  struct ppc_cpu { Line 113  struct ppc_cpu {
113          int             mode;           /*  MODE_PPC or MODE_POWER  */          int             mode;           /*  MODE_PPC or MODE_POWER  */
114          int             bits;           /*  32 or 64  */          int             bits;           /*  32 or 64  */
115    
116            int             irq_asserted;   /*  External Interrupt flag  */
117            int             dec_intr_pending;/* Decrementer interrupt pending  */
118          uint64_t        zero;           /*  A zero register  */          uint64_t        zero;           /*  A zero register  */
119    
120          uint32_t        cr;             /*  Condition Register  */          uint32_t        cr;             /*  Condition Register  */
121          uint32_t        fpscr;          /*  FP Status and Control Register  */          uint32_t        fpscr;          /*  FP Status and Control Register  */
         uint64_t        lr;             /*  Link Register  */  
         uint64_t        ctr;            /*  Count Register  */  
122          uint64_t        gpr[PPC_NGPRS]; /*  General Purpose Registers  */          uint64_t        gpr[PPC_NGPRS]; /*  General Purpose Registers  */
         uint64_t        xer;            /*  FP Exception Register  */  
123          uint64_t        fpr[PPC_NFPRS]; /*  Floating-Point Registers  */          uint64_t        fpr[PPC_NFPRS]; /*  Floating-Point Registers  */
124    
125          uint32_t        tbl;            /*  Time Base Lower  */          uint64_t        vr_hi[PPC_NVRS];/*  128-bit Vector registers  */
126          uint32_t        tbu;            /*  Time Base Upper  */          uint64_t        vr_lo[PPC_NVRS];/*  (Hi and lo 64-bit parts)  */
127          uint32_t        dec;            /*  Decrementer  */  
         uint32_t        hdec;           /*  Hypervisor Decrementer  */  
         uint64_t        sdr1;           /*  Storage Descriptor Register  */  
         uint64_t        srr0;           /*  Supervisor save/restore 0  */  
         uint64_t        srr1;           /*  Supervisor save/restore 1  */  
         uint64_t        ssr0;           /*  Machine status save/restore  
                                             register 0  */  
         uint64_t        ssr1;           /*  Machine status save/restore  
                                             register 1  */  
128          uint64_t        msr;            /*  Machine state register  */          uint64_t        msr;            /*  Machine state register  */
129          uint64_t        sprg0;          /*  Special Purpose Register G0  */          uint64_t        tgpr[PPC_N_TGPRS];/*Temporary gpr 0..3  */
130          uint64_t        sprg1;          /*  Special Purpose Register G1  */  
131          uint64_t        sprg2;          /*  Special Purpose Register G2  */          uint32_t        sr[16];         /*  Segment registers.  */
132          uint64_t        sprg3;          /*  Special Purpose Register G3  */          uint64_t        spr[1024];
         uint64_t        dbsr;           /*  Debug Status Register  */  
         uint32_t        pvr;            /*  Processor Version Register  */  
         uint32_t        pir;            /*  Processor ID  */  
   
         /*  TODO: 64-bit SRs? (Segment registers)  */  
         uint32_t        sr[16];  
   
         /*  TODO: 64-bit BATs?  */  
         uint32_t        ibat_u[4];  
         uint32_t        ibat_l[4];  
         uint32_t        dbat_u[4];  
         uint32_t        dbat_l[4];  
133    
134          uint64_t        ll_addr;        /*  Load-linked / store-conditional  */          uint64_t        ll_addr;        /*  Load-linked / store-conditional  */
135          int             ll_bit;          int             ll_bit;
136    
137    
138          /*          /*
139           *  Instruction translation cache:           *  Instruction translation cache and Virtual->Physical->Host
140             *  address translation:
141           */           */
142            DYNTRANS_ITC(ppc)
143          /*  cur_ic_page is a pointer to an array of PPC_IC_ENTRIES_PER_PAGE          VPH_TLBS(ppc,PPC)
144              instruction call entries. next_ic points to the next such          VPH32(ppc,PPC,uint64_t,uint8_t)
145              call to be executed.  */          VPH64(ppc,PPC,uint8_t)
         struct ppc_tc_physpage  *cur_physpage;  
         struct ppc_instr_call   *cur_ic_page;  
         struct ppc_instr_call   *next_ic;  
   
   
         /*  
          *  Virtual -> physical -> host address translation:  
          *  
          *  host_load and host_store point to arrays of PPC_N_VPH_ENTRIES  
          *  pointers (to host pages); phys_addr points to an array of  
          *  PPC_N_VPH_ENTRIES uint32_t.  
          */  
   
         struct ppc_vpg_tlb_entry        vph_tlb_entry[PPC_MAX_VPH_TLB_ENTRIES];  
         unsigned char                   *host_load[PPC_N_VPH_ENTRIES];  
         unsigned char                   *host_store[PPC_N_VPH_ENTRIES];  
         uint32_t                        phys_addr[PPC_N_VPH_ENTRIES];  
         struct ppc_tc_physpage          *phys_page[PPC_N_VPH_ENTRIES];  
146  };  };
147    
148    
# Line 195  struct ppc_cpu { Line 151  struct ppc_cpu {
151  /*  bits 62..61 are reserved  */  /*  bits 62..61 are reserved  */
152  #define PPC_MSR_HV      (1ULL << 60)    /*  Hypervisor  */  #define PPC_MSR_HV      (1ULL << 60)    /*  Hypervisor  */
153  /*  bits 59..17  are reserved  */  /*  bits 59..17  are reserved  */
154    #define PPC_MSR_VEC     (1 << 25)       /*  Altivec Enable  */
155    #define PPC_MSR_TGPR    (1 << 17)       /*  Temporary gpr0..3  */
156  #define PPC_MSR_ILE     (1 << 16)       /*  Interrupt Little-Endian Mode  */  #define PPC_MSR_ILE     (1 << 16)       /*  Interrupt Little-Endian Mode  */
157  #define PPC_MSR_EE      (1 << 15)       /*  External Interrupt Enable  */  #define PPC_MSR_EE      (1 << 15)       /*  External Interrupt Enable  */
158  #define PPC_MSR_PR      (1 << 14)       /*  Problem State  */  #define PPC_MSR_PR      (1 << 14)       /*  Problem/Privilege State  */
159  #define PPC_MSR_FP      (1 << 13)       /*  Floating-Point Available  */  #define PPC_MSR_FP      (1 << 13)       /*  Floating-Point Available  */
160  #define PPC_MSR_ME      (1 << 12)       /*  Machine Check Interrupt Enable  */  #define PPC_MSR_ME      (1 << 12)       /*  Machine Check Interrupt Enable  */
161  #define PPC_MSR_FE0     (1 << 11)       /*  Floating-Point Exception Mode 0  */  #define PPC_MSR_FE0     (1 << 11)       /*  Floating-Point Exception Mode 0  */
162  #define PPC_MSR_SE      (1 << 10)       /*  Single-Step Trace Enable  */  #define PPC_MSR_SE      (1 << 10)       /*  Single-Step Trace Enable  */
163  #define PPC_MSR_BE      (1 << 9)        /*  Branch Trace Enable  */  #define PPC_MSR_BE      (1 << 9)        /*  Branch Trace Enable  */
164  #define PPC_MSR_FE1     (1 << 8)        /*  Floating-Point Exception Mode 1  */  #define PPC_MSR_FE1     (1 << 8)        /*  Floating-Point Exception Mode 1  */
165    #define PPC_MSR_IP      (1 << 6)        /*  Vector Table at 0xfff00000  */
166  #define PPC_MSR_IR      (1 << 5)        /*  Instruction Relocate  */  #define PPC_MSR_IR      (1 << 5)        /*  Instruction Relocate  */
167  #define PPC_MSR_DR      (1 << 4)        /*  Data Relocate  */  #define PPC_MSR_DR      (1 << 4)        /*  Data Relocate  */
168  #define PPC_MSR_PMM     (1 << 2)        /*  Performance Monitor Mark  */  #define PPC_MSR_PMM     (1 << 2)        /*  Performance Monitor Mark  */
169  #define PPC_MSR_RI      (1 << 1)        /*  Recoverable Interrupt  */  #define PPC_MSR_RI      (1 << 1)        /*  Recoverable Interrupt  */
170  #define PPC_MSR_LE      (1)             /*  Little-Endian Mode  */  #define PPC_MSR_LE      (1)             /*  Little-Endian Mode  */
171    
172    /*  Floating-point Status:  */
173    #define PPC_FPSCR_FX    (1 << 31)       /*  Exception summary  */
174    #define PPC_FPSCR_FEX   (1 << 30)       /*  Enabled Exception summary  */
175    #define PPC_FPSCR_VX    (1 << 29)       /*  Invalid Operation summary  */
176    /*  .. TODO  */
177    #define PPC_FPSCR_VXNAN (1 << 24)
178    /*  .. TODO  */
179    #define PPC_FPSCR_FPCC  0x0000f000
180    #define PPC_FPSCR_FPCC_SHIFT    12
181    #define PPC_FPSCR_FL    (1 << 15)       /*  Less than  */
182    #define PPC_FPSCR_FG    (1 << 14)       /*  Greater than  */
183    #define PPC_FPSCR_FE    (1 << 13)       /*  Equal or Zero  */
184    #define PPC_FPSCR_FU    (1 << 12)       /*  Unordered or NaN  */
185    
186    /*  Exceptions:  */
187    #define PPC_EXCEPTION_DSI       0x3     /*  Data Storage Interrupt  */
188    #define PPC_EXCEPTION_ISI       0x4     /*  Instruction Storage Interrupt  */
189    #define PPC_EXCEPTION_EI        0x5     /*  External interrupt  */
190    #define PPC_EXCEPTION_FPU       0x8     /*  Floating-Point unavailable  */
191    #define PPC_EXCEPTION_DEC       0x9     /*  Decrementer  */
192    #define PPC_EXCEPTION_SC        0xc     /*  Syscall  */
193    
194  /*  XER bits:  */  /*  XER bits:  */
195  #define PPC_XER_SO      (1 << 31)       /*  Summary Overflow  */  #define PPC_XER_SO      (1UL << 31)     /*  Summary Overflow  */
196  #define PPC_XER_OV      (1 << 30)       /*  Overflow  */  #define PPC_XER_OV      (1 << 30)       /*  Overflow  */
197  #define PPC_XER_CA      (1 << 29)       /*  Carry  */  #define PPC_XER_CA      (1 << 29)       /*  Carry  */
198    
199    
200  /*  cpu_ppc.c:  */  /*  cpu_ppc.c:  */
201    void ppc_exception(struct cpu *cpu, int exception_nr);
202  void ppc_update_translation_table(struct cpu *cpu, uint64_t vaddr_page,  void ppc_update_translation_table(struct cpu *cpu, uint64_t vaddr_page,
203          unsigned char *host_page, int writeflag, uint64_t paddr_page);          unsigned char *host_page, int writeflag, uint64_t paddr_page);
204  void ppc32_update_translation_table(struct cpu *cpu, uint64_t vaddr_page,  void ppc32_update_translation_table(struct cpu *cpu, uint64_t vaddr_page,
205          unsigned char *host_page, int writeflag, uint64_t paddr_page);          unsigned char *host_page, int writeflag, uint64_t paddr_page);
206  void ppc_invalidate_translation_caches_paddr(struct cpu *cpu, uint64_t, int);  void ppc_invalidate_translation_caches(struct cpu *cpu, uint64_t, int);
207  void ppc32_invalidate_translation_caches_paddr(struct cpu *cpu, uint64_t, int);  void ppc32_invalidate_translation_caches(struct cpu *cpu, uint64_t, int);
208  void ppc_invalidate_code_translation(struct cpu *cpu, uint64_t, int);  void ppc_invalidate_code_translation(struct cpu *cpu, uint64_t, int);
209  void ppc32_invalidate_code_translation(struct cpu *cpu, uint64_t, int);  void ppc32_invalidate_code_translation(struct cpu *cpu, uint64_t, int);
210    void ppc_init_64bit_dummy_tables(struct cpu *cpu);
211  int ppc_memory_rw(struct cpu *cpu, struct memory *mem, uint64_t vaddr,  int ppc_memory_rw(struct cpu *cpu, struct memory *mem, uint64_t vaddr,
212          unsigned char *data, size_t len, int writeflag, int cache_flags);          unsigned char *data, size_t len, int writeflag, int cache_flags);
213  int ppc_cpu_family_init(struct cpu_family *);  int ppc_cpu_family_init(struct cpu_family *);
Legend:
Removed from v.14  
changed lines
  Added in v.24
  ViewVC Help
Powered by ViewVC 1.1.26