/[gxemul]/trunk/src/devices/dev_gt.c
This is repository of my old source code which isn't updated any more. Go to git.rot13.org for current projects!
ViewVC logotype

Diff of /trunk/src/devices/dev_gt.c

Parent Directory Parent Directory | Revision Log Revision Log | View Patch Patch

revision 20 by dpavlin, Mon Oct 8 16:19:23 2007 UTC revision 34 by dpavlin, Mon Oct 8 16:21:17 2007 UTC
# Line 1  Line 1 
1  /*  /*
2   *  Copyright (C) 2003-2005  Anders Gavare.  All rights reserved.   *  Copyright (C) 2003-2007  Anders Gavare.  All rights reserved.
3   *   *
4   *  Redistribution and use in source and binary forms, with or without   *  Redistribution and use in source and binary forms, with or without
5   *  modification, are permitted provided that the following conditions are met:   *  modification, are permitted provided that the following conditions are met:
# Line 25  Line 25 
25   *  SUCH DAMAGE.   *  SUCH DAMAGE.
26   *     *  
27   *   *
28   *  $Id: dev_gt.c,v 1.35 2005/11/21 09:17:26 debug Exp $   *  $Id: dev_gt.c,v 1.49 2007/01/05 16:50:08 debug Exp $
29   *     *  
30   *  Galileo Technology GT-64xxx PCI controller.   *  Galileo Technology GT-64xxx PCI controller.
31   *   *
32   *      GT-64011        Used in Cobalt machines.   *      GT-64011        Used in Cobalt machines.
33   *      GT-64120        Used in evbmips machines (Malta).   *      GT-64120        Used in evbmips machines (Malta).
34   *   *      GT-64260        Used in mvmeppc machines.
  *  TODO: This more or less just a dummy device, so far. It happens to work  
  *        with NetBSD/cobalt and /evbmips, and in some cases it might happen  
  *        to work with Linux as well, but don't rely on it for anything else.  
35   */   */
36    
37  #include <stdio.h>  #include <stdio.h>
# Line 44  Line 41 
41  #include "bus_pci.h"  #include "bus_pci.h"
42  #include "cpu.h"  #include "cpu.h"
43  #include "devices.h"  #include "devices.h"
44    #include "interrupt.h"
45  #include "machine.h"  #include "machine.h"
46  #include "memory.h"  #include "memory.h"
47  #include "misc.h"  #include "misc.h"
48    #include "timer.h"
49    
50    #include "gtreg.h"
51    
52    
53  #define TICK_SHIFT              14  #define TICK_SHIFT              14
# Line 55  Line 56 
56    
57  #define PCI_PRODUCT_GALILEO_GT64011  0x4146    /*  GT-64011  */  #define PCI_PRODUCT_GALILEO_GT64011  0x4146    /*  GT-64011  */
58  #define PCI_PRODUCT_GALILEO_GT64120  0x4620    /*  GT-64120  */  #define PCI_PRODUCT_GALILEO_GT64120  0x4620    /*  GT-64120  */
59    #define PCI_PRODUCT_GALILEO_GT64260  0x6430    /*  GT-64260  */
60    
61    
62  struct gt_data {  struct gt_data {
63          int     irqnr;          int             type;
         int     pciirq;  
         int     type;  
64    
65          struct pci_data *pci_data;          struct timer    *timer;
66            struct interrupt timer0_irq;
67            int             interrupt_hz;
68            int             pending_timer0_interrupts;
69    
70            /*  Address decode registers:  */
71            uint32_t        decode[GT_N_DECODE_REGS];
72    
73            struct pci_data *pci_data;
74  };  };
75    
76    
77  /*  /*
78   *  dev_gt_tick():   *  timer_tick():
79     *
80     *  Called d->interrupt_hz times per (real-world) second.
81   */   */
82  void dev_gt_tick(struct cpu *cpu, void *extra)  static void timer_tick(struct timer *timer, void *extra)
83  {  {
84          struct gt_data *gt_data = extra;          struct gt_data *d = (struct gt_data *) extra;
85            d->pending_timer0_interrupts ++;
86    }
87    
88    
89          cpu_interrupt(cpu, gt_data->irqnr);  DEVICE_TICK(gt)
90    {
91            struct gt_data *d = (struct gt_data *) extra;
92    
93            if (d->pending_timer0_interrupts > 0)
94                    INTERRUPT_ASSERT(d->timer0_irq);
95  }  }
96    
97    
98  /*  DEVICE_ACCESS(gt)
  *  dev_gt_access():  
  */  
 int dev_gt_access(struct cpu *cpu, struct memory *mem, uint64_t relative_addr,  
         unsigned char *data, size_t len, int writeflag, void *extra)  
99  {  {
100          uint64_t idata = 0, odata = 0;          uint64_t idata = 0, odata = 0;
101          int i;          int bus, dev, func, reg;
102            size_t i;
103          struct gt_data *d = extra;          struct gt_data *d = extra;
104    
105          if (writeflag == MEM_WRITE)          if (writeflag == MEM_WRITE)
# Line 91  int dev_gt_access(struct cpu *cpu, struc Line 107  int dev_gt_access(struct cpu *cpu, struc
107    
108          switch (relative_addr) {          switch (relative_addr) {
109    
110          case 0x48:          case GT_PCI0IOLD_OFS:
111                  switch (d->type) {          case GT_PCI0IOHD_OFS:
112                  case PCI_PRODUCT_GALILEO_GT64120:          case GT_PCI0M0LD_OFS:
113                          /*          case GT_PCI0M0HD_OFS:
114                           *  This is needed for Linux on Malta, according          case GT_PCI0M1LD_OFS:
115                           *  to Alec Voropay.  (TODO: Remove this hack when          case GT_PCI0M1HD_OFS:
116                           *  things have stabilized.)          case GT_PCI0IOREMAP_OFS:
117                           */          case GT_PCI0M0REMAP_OFS:
118                          if (writeflag == MEM_READ) {          case GT_PCI0M1REMAP_OFS:
119                                  odata = 0x18000000 >> 21;                  if (writeflag == MEM_READ) {
120                                  debug("[ gt: read from 0x48: 0x%08x ]\n",                          odata = d->decode[relative_addr / 8];
121                                      (int)odata);                          debug("[ gt: read from offset 0x%x: 0x%x ]\n",
122                          }                              (int)relative_addr, (int)odata);
123                          break;                  } else {
124                  default:                          d->decode[relative_addr / 8] = idata;
125                          fatal("[ gt: access to 0x48? (type %i) ]\n", d->type);                          fatal("[ gt: write to offset 0x%x: 0x%x (TODO) ]\n",
126                                (int)relative_addr, (int)idata);
127                    }
128                    break;
129    
130            case GT_PCI0_CMD_OFS:
131                    if (writeflag == MEM_WRITE) {
132                            debug("[ gt: write to GT_PCI0_CMD: 0x%08x (TODO) ]\n",
133                                (int)idata);
134                    } else {
135                            debug("[ gt: read from GT_PCI0_CMD (0x%08x) (TODO) ]\n",
136                                (int)odata);
137                  }                  }
138                  break;                  break;
139    
140          case 0xc18:          case GT_INTR_CAUSE:
141                  if (writeflag == MEM_WRITE) {                  if (writeflag == MEM_WRITE) {
142                          debug("[ gt: write to  0xc18: 0x%08x ]\n", (int)idata);                          debug("[ gt: write to GT_INTR_CAUSE: 0x%08x ]\n",
143                                (int)idata);
144                          return 1;                          return 1;
145                  } else {                  } else {
146                          odata = 0xffffffffULL;                          odata = GTIC_T0EXP;
147                          /*                          INTERRUPT_DEASSERT(d->timer0_irq);
                          *  ???  interrupt something...  
                          *  
                          *  TODO: Remove this hack when things have stabilized.  
                          */  
                         odata = 0x00000100;  
                         /*  netbsd/cobalt cobalt/machdep.c:cpu_intr()  */  
148    
149                          cpu_interrupt_ack(cpu, d->irqnr);                          if (d->pending_timer0_interrupts > 0)
150                                    d->pending_timer0_interrupts --;
151    
152                          debug("[ gt: read from 0xc18 (0x%08x) ]\n", (int)odata);                          debug("[ gt: read from GT_INTR_CAUSE (0x%08x) ]\n",
153                                (int)odata);
154                  }                  }
155                  break;                  break;
156    
157          case 0xc34:     /*  GT_PCI0_INTR_ACK  */          case GT_PCI0_INTR_ACK:
158                  odata = cpu->machine->isa_pic_data.last_int;                  odata = cpu->machine->isa_pic_data.last_int;
159                  cpu_interrupt_ack(cpu, 8 + odata);  
160    fatal("TODO: GT_PCI0_INTR_ACK\n");
161    
162    //              cpu_interrupt_ack(cpu, d->pci_irqbase + odata);
163                  break;                  break;
164    
165          case 0xcf8:     /*  PCI ADDR  */          case GT_TIMER_CTRL:
         case 0xcfc:     /*  PCI DATA  */  
166                  if (writeflag == MEM_WRITE) {                  if (writeflag == MEM_WRITE) {
167                          bus_pci_access(cpu, mem, relative_addr, &idata,                          if (idata & ENTC0) {
168                              len, writeflag, d->pci_data);                                  /*  TODO: Don't hardcode this.  */
169                  } else {                                  d->interrupt_hz = 100;
170                          bus_pci_access(cpu, mem, relative_addr, &odata,                                  if (d->timer == NULL)
171                              len, writeflag, d->pci_data);                                          d->timer = timer_add(d->interrupt_hz,
172                                                timer_tick, d);
173                                    else
174                                            timer_update_frequency(d->timer,
175                                                d->interrupt_hz);
176                            }
177                    }
178                    break;
179    
180            case GT_PCI0_CFG_ADDR:
181                    if (cpu->byte_order != EMUL_LITTLE_ENDIAN) {
182                            fatal("[ gt: TODO: big endian PCI access ]\n");
183                            exit(1);
184                  }                  }
185                    bus_pci_decompose_1(idata, &bus, &dev, &func, &reg);
186                    bus_pci_setaddr(cpu, d->pci_data, bus, dev, func, reg);
187                  break;                  break;
188    
189            case GT_PCI0_CFG_DATA:
190                    if (cpu->byte_order != EMUL_LITTLE_ENDIAN) {
191                            fatal("[ gt: TODO: big endian PCI access ]\n");
192                            exit(1);
193                    }
194                    bus_pci_data_access(cpu, d->pci_data, writeflag == MEM_READ?
195                        &odata : &idata, len, writeflag);
196                    break;
197    
198          default:          default:
199                  if (writeflag == MEM_READ) {                  if (writeflag == MEM_READ) {
200                          debug("[ gt: read from addr 0x%x ]\n",                          debug("[ gt: read from addr 0x%x ]\n",
# Line 167  int dev_gt_access(struct cpu *cpu, struc Line 217  int dev_gt_access(struct cpu *cpu, struc
217  /*  /*
218   *  dev_gt_init():   *  dev_gt_init():
219   *   *
220   *  Initialize a GT device.  Return a pointer to the pci_data used, so that   *  Initialize a Gallileo PCI controller device. First, the controller itself
221   *  the caller may add PCI devices.  First, however, we add the GT device   *  is added to the bus, then a pointer to the bus is returned.
  *  itself.  
222   */   */
223  struct pci_data *dev_gt_init(struct machine *machine, struct memory *mem,  struct pci_data *dev_gt_init(struct machine *machine, struct memory *mem,
224          uint64_t baseaddr, int irq_nr, int pciirq, int type)          uint64_t baseaddr, char *timer_irq_path, char *isa_irq_path, int type)
225  {  {
226          struct gt_data *d;          struct gt_data *d;
227          uint64_t pci_portbase = 0, pci_membase = 0;          uint64_t pci_portbase = 0, pci_membase = 0;
228          uint64_t isa_portbase = 0, isa_membase = 0;          uint64_t isa_portbase = 0, isa_membase = 0;
         int isa_irqbase = 0, pci_irqbase = 0;  
229          uint64_t pci_io_offset = 0, pci_mem_offset = 0;          uint64_t pci_io_offset = 0, pci_mem_offset = 0;
230            char *gt_name = "NO";
231    
232          d = malloc(sizeof(struct gt_data));          d = malloc(sizeof(struct gt_data));
233          if (d == NULL) {          if (d == NULL) {
# Line 186  struct pci_data *dev_gt_init(struct mach Line 235  struct pci_data *dev_gt_init(struct mach
235                  exit(1);                  exit(1);
236          }          }
237          memset(d, 0, sizeof(struct gt_data));          memset(d, 0, sizeof(struct gt_data));
238          d->irqnr    = irq_nr;  
239          d->pciirq   = pciirq;          INTERRUPT_CONNECT(timer_irq_path, d->timer0_irq);
240    
241          switch (type) {          switch (type) {
242          case 11:          case 11:
243                  /*  Cobalt:  */                  /*  Cobalt:  */
244                  d->type = PCI_PRODUCT_GALILEO_GT64011;                  d->type = PCI_PRODUCT_GALILEO_GT64011;
245                    gt_name = "gt64011";
246                  pci_io_offset = 0;                  pci_io_offset = 0;
247                  pci_mem_offset = 0;                  pci_mem_offset = 0;
248                  pci_portbase = 0x10000000ULL;                  pci_portbase = 0x10000000ULL;
249                  pci_membase = 0x10100000ULL;                  pci_membase = 0x10100000ULL;
                 pci_irqbase = 0;  
250                  isa_portbase = 0x10000000ULL;                  isa_portbase = 0x10000000ULL;
251                  isa_membase = 0x10100000ULL;                  isa_membase = 0x10100000ULL;
                 isa_irqbase = 8;  
252                  break;                  break;
253          case 120:          case 120:
254                  /*  EVBMIPS (Malta):  */                  /*  EVBMIPS (Malta):  */
255                  d->type = PCI_PRODUCT_GALILEO_GT64120;                  d->type = PCI_PRODUCT_GALILEO_GT64120;
256                    gt_name = "gt64120";
257                  pci_io_offset = 0;                  pci_io_offset = 0;
258                  pci_mem_offset = 0;                  pci_mem_offset = 0;
259                  pci_portbase = 0x18000000ULL;                  pci_portbase = 0x18000000ULL;
260                  pci_membase = 0x10000000ULL;                  pci_membase = 0x10000000ULL;
                 pci_irqbase = 8;  
261                  isa_portbase = 0x18000000ULL;                  isa_portbase = 0x18000000ULL;
262                  isa_membase = 0x10000000ULL;                  isa_membase = 0x10000000ULL;
                 isa_irqbase = 8;  
263                  break;                  break;
264          default:fatal("dev_gt_init(): type must be 11 or 120.\n");          case 260:
265                    /*  MVMEPPC (mvme5500):  */
266                    d->type = PCI_PRODUCT_GALILEO_GT64260;
267                    gt_name = "gt64260";
268                    pci_io_offset = 0;
269                    pci_mem_offset = 0;
270                    pci_portbase = 0x18000000ULL;
271                    pci_membase = 0x10000000ULL;
272                    isa_portbase = 0x18000000ULL;
273                    isa_membase = 0x10000000ULL;
274                    break;
275            default:fatal("dev_gt_init(): unimplemented GT type (%i).\n", type);
276                  exit(1);                  exit(1);
277          }          }
278    
279          d->pci_data = bus_pci_init(  
280              pciirq, pci_io_offset, pci_mem_offset,          /*
281              pci_portbase, pci_membase, pci_irqbase,           *  TODO: FIX THESE! Hardcoded numbers = bad.
282              isa_portbase, isa_membase, isa_irqbase);           */
283            d->decode[GT_PCI0IOLD_OFS / 8] = pci_portbase >> 21;
284            d->decode[GT_PCI0IOHD_OFS / 8] = 0x40;
285            d->decode[GT_PCI0M0LD_OFS / 8] = 0x80;
286            d->decode[GT_PCI0M0HD_OFS / 8] = 0x3f;
287            d->decode[GT_PCI0M1LD_OFS / 8] = 0xc1;
288            d->decode[GT_PCI0M1HD_OFS / 8] = 0x5e;
289            d->decode[GT_PCI0IOREMAP_OFS / 8] = d->decode[GT_PCI0IOLD_OFS / 8];
290            d->decode[GT_PCI0M0REMAP_OFS / 8] = d->decode[GT_PCI0M0LD_OFS / 8];
291            d->decode[GT_PCI0M1REMAP_OFS / 8] = d->decode[GT_PCI0M1LD_OFS / 8];
292    
293            d->pci_data = bus_pci_init(machine,
294                "TODO irq stuff!", pci_io_offset, pci_mem_offset,
295                pci_portbase, pci_membase, "TODO: pci_irqbase",
296                isa_portbase, isa_membase, isa_irq_path);
297    
298          /*          /*
299           *  According to NetBSD/cobalt:           *  According to NetBSD/cobalt:
300           *  pchb0 at pci0 dev 0 function 0: Galileo GT-64011           *  pchb0 at pci0 dev 0 function 0: Galileo GT-64011
301           *  System Controller, rev 1           *  System Controller, rev 1
302           */           */
303          bus_pci_add(machine, d->pci_data, mem, 0, 0, 0,          bus_pci_add(machine, d->pci_data, mem, 0, 0, 0, gt_name);
             d->type == PCI_PRODUCT_GALILEO_GT64011? "gt64011" : "gt64120");  
304    
305          memory_device_register(mem, "gt", baseaddr, DEV_GT_LENGTH,          memory_device_register(mem, "gt", baseaddr, DEV_GT_LENGTH,
306              dev_gt_access, d, DM_DEFAULT, NULL);              dev_gt_access, d, DM_DEFAULT, NULL);
307          machine_add_tickfunction(machine, dev_gt_tick, d, TICK_SHIFT);          machine_add_tickfunction(machine, dev_gt_tick, d, TICK_SHIFT, 0.0);
308    
309          return d->pci_data;          return d->pci_data;
310  }  }
Legend:
Removed from v.20  
changed lines
  Added in v.34
  ViewVC Help
Powered by ViewVC 1.1.26