/[gxemul]/trunk/src/cpus/cpu_arm.c
This is repository of my old source code which isn't updated any more. Go to git.rot13.org for current projects!
ViewVC logotype

Diff of /trunk/src/cpus/cpu_arm.c

Parent Directory Parent Directory | Revision Log Revision Log | View Patch Patch

revision 16 by dpavlin, Mon Oct 8 16:19:01 2007 UTC revision 34 by dpavlin, Mon Oct 8 16:21:17 2007 UTC
# Line 1  Line 1 
1  /*  /*
2   *  Copyright (C) 2005  Anders Gavare.  All rights reserved.   *  Copyright (C) 2005-2007  Anders Gavare.  All rights reserved.
3   *   *
4   *  Redistribution and use in source and binary forms, with or without   *  Redistribution and use in source and binary forms, with or without
5   *  modification, are permitted provided that the following conditions are met:   *  modification, are permitted provided that the following conditions are met:
# Line 25  Line 25 
25   *  SUCH DAMAGE.   *  SUCH DAMAGE.
26   *   *
27   *   *
28   *  $Id: cpu_arm.c,v 1.29 2005/10/08 01:09:51 debug Exp $   *  $Id: cpu_arm.c,v 1.67 2006/12/30 13:30:53 debug Exp $
29   *   *
30   *  ARM CPU emulation.   *  ARM CPU emulation.
31   *   *
32     *
33   *  A good source of quick info on ARM instruction encoding:   *  A good source of quick info on ARM instruction encoding:
34   *   *
35   *      http://www.pinknoise.demon.co.uk/ARMinstrs/ARMinstrs.html   *      http://www.pinknoise.demon.co.uk/ARMinstrs/ARMinstrs.html
  *  
  *  (Most "xxxx0101..." and similar strings in this file are from that URL,  
  *  or from the ARM manual.)  
36   */   */
37    
38  #include <stdio.h>  #include <stdio.h>
# Line 44  Line 42 
42    
43  #include "arm_cpu_types.h"  #include "arm_cpu_types.h"
44  #include "cpu.h"  #include "cpu.h"
45    #include "interrupt.h"
46  #include "machine.h"  #include "machine.h"
47  #include "memory.h"  #include "memory.h"
48  #include "misc.h"  #include "misc.h"
49    #include "of.h"
50    #include "settings.h"
51  #include "symbol.h"  #include "symbol.h"
52    
53  #define DYNTRANS_32  #define DYNTRANS_32
# Line 62  static char *arm_dpiname[16] = ARM_DPI_N Line 63  static char *arm_dpiname[16] = ARM_DPI_N
63  static int arm_dpi_uses_d[16] = { 1,1,1,1,1,1,1,1,0,0,0,0,1,1,1,1 };  static int arm_dpi_uses_d[16] = { 1,1,1,1,1,1,1,1,0,0,0,0,1,1,1,1 };
64  static int arm_dpi_uses_n[16] = { 1,1,1,1,1,1,1,1,1,1,1,1,1,0,1,0 };  static int arm_dpi_uses_n[16] = { 1,1,1,1,1,1,1,1,1,1,1,1,1,0,1,0 };
65    
66  /*  Forward reference:  */  static int arm_exception_to_mode[N_ARM_EXCEPTIONS] = ARM_EXCEPTION_TO_MODE;
67    
68    /*  For quick_pc_to_pointers():  */
69  void arm_pc_to_pointers(struct cpu *cpu);  void arm_pc_to_pointers(struct cpu *cpu);
70    #include "quick_pc_to_pointers.h"
71    
72    void arm_irq_interrupt_assert(struct interrupt *interrupt);
73    void arm_irq_interrupt_deassert(struct interrupt *interrupt);
74    
75    
76  /*  /*
# Line 75  void arm_pc_to_pointers(struct cpu *cpu) Line 82  void arm_pc_to_pointers(struct cpu *cpu)
82  int arm_cpu_new(struct cpu *cpu, struct memory *mem,  int arm_cpu_new(struct cpu *cpu, struct memory *mem,
83          struct machine *machine, int cpu_id, char *cpu_type_name)          struct machine *machine, int cpu_id, char *cpu_type_name)
84  {  {
85          int any_cache = 0, i, found;          int i, found;
86          struct arm_cpu_type_def cpu_type_defs[] = ARM_CPU_TYPE_DEFS;          struct arm_cpu_type_def cpu_type_defs[] = ARM_CPU_TYPE_DEFS;
87    
88          /*  Scan the list for this cpu type:  */          /*  Scan the list for this cpu type:  */
# Line 90  int arm_cpu_new(struct cpu *cpu, struct Line 97  int arm_cpu_new(struct cpu *cpu, struct
97          if (found == -1)          if (found == -1)
98                  return 0;                  return 0;
99    
100            cpu->run_instr = arm_run_instr;
101          cpu->memory_rw = arm_memory_rw;          cpu->memory_rw = arm_memory_rw;
102          cpu->update_translation_table = arm_update_translation_table;          cpu->update_translation_table = arm_update_translation_table;
103          cpu->invalidate_translation_caches_paddr =          cpu->invalidate_translation_caches =
104              arm_invalidate_translation_caches_paddr;              arm_invalidate_translation_caches;
105          cpu->invalidate_code_translation = arm_invalidate_code_translation;          cpu->invalidate_code_translation = arm_invalidate_code_translation;
106          cpu->translate_address = arm_translate_address;          cpu->translate_v2p = arm_translate_v2p;
107    
108          cpu->cd.arm.cpu_type    = cpu_type_defs[found];          cpu->cd.arm.cpu_type = cpu_type_defs[found];
109          cpu->name               = cpu->cd.arm.cpu_type.name;          cpu->name            = cpu->cd.arm.cpu_type.name;
110          cpu->is_32bit           = 1;          cpu->is_32bit        = 1;
111            cpu->byte_order      = EMUL_LITTLE_ENDIAN;
112    
113          cpu->cd.arm.cpsr = ARM_FLAG_I | ARM_FLAG_F;          cpu->cd.arm.cpsr = ARM_FLAG_I | ARM_FLAG_F;
114          cpu->cd.arm.control = ARM_CONTROL_PROG32 | ARM_CONTROL_DATA32          cpu->cd.arm.control = ARM_CONTROL_PROG32 | ARM_CONTROL_DATA32
115              | ARM_CONTROL_CACHE | ARM_CONTROL_ICACHE | ARM_CONTROL_ALIGN;              | ARM_CONTROL_CACHE | ARM_CONTROL_ICACHE | ARM_CONTROL_ALIGN;
116            /*  TODO: default auxctrl contents  */
117    
118          if (cpu->machine->prom_emulation) {          if (cpu->machine->prom_emulation) {
119                  cpu->cd.arm.cpsr |= ARM_MODE_SVC32;                  cpu->cd.arm.cpsr |= ARM_MODE_SVC32;
120                  cpu->cd.arm.control |= ARM_CONTROL_S;                  cpu->cd.arm.control |= ARM_CONTROL_S;
121          } else {          } else {
122                  cpu->cd.arm.cpsr |= ARM_MODE_USR32;                  cpu->cd.arm.cpsr |= ARM_MODE_SVC32;
123                  cpu->cd.arm.control |= ARM_CONTROL_S | ARM_CONTROL_R;                  cpu->cd.arm.control |= ARM_CONTROL_R;
124          }          }
125    
126          /*  Only show name and caches etc for CPU nr 0:  */          /*  Only show name and caches etc for CPU nr 0:  */
127          if (cpu_id == 0) {          if (cpu_id == 0) {
128                  debug("%s", cpu->name);                  debug("%s", cpu->name);
129                  if (cpu->cd.arm.cpu_type.icache_shift != 0)                  if (cpu->cd.arm.cpu_type.icache_shift != 0 ||
130                          any_cache = 1;                      cpu->cd.arm.cpu_type.dcache_shift != 0) {
131                  if (cpu->cd.arm.cpu_type.dcache_shift != 0)                          int isize = cpu->cd.arm.cpu_type.icache_shift;
132                          any_cache = 1;                          int dsize = cpu->cd.arm.cpu_type.dcache_shift;
133                  if (any_cache) {                          if (isize != 0)
134                          debug(" (I+D = %i+%i KB",                                  isize = 1 << (isize - 10);
135                              (int)(1 << (cpu->cd.arm.cpu_type.icache_shift-10)),                          if (dsize != 0)
136                              (int)(1 << (cpu->cd.arm.cpu_type.dcache_shift-10)));                                  dsize = 1 << (dsize - 10);
137                          debug(")");                          debug(" (I+D = %i+%i KB)", isize, dsize);
138                  }                  }
139          }          }
140    
141            /*  TODO: Some of these values (iway and dway) aren't used yet:  */
142            cpu->cd.arm.cachetype =
143                  (5 << ARM_CACHETYPE_CLASS_SHIFT)
144                | (1 << ARM_CACHETYPE_HARVARD_SHIFT)
145                | ((cpu->cd.arm.cpu_type.dcache_shift - 9) <<
146                    ARM_CACHETYPE_DSIZE_SHIFT)
147                | (5 << ARM_CACHETYPE_DASSOC_SHIFT)         /*  32-way  */
148                | (2 << ARM_CACHETYPE_DLINE_SHIFT)          /*  8 words/line  */
149                | ((cpu->cd.arm.cpu_type.icache_shift - 9) <<
150                    ARM_CACHETYPE_ISIZE_SHIFT)
151                | (5 << ARM_CACHETYPE_IASSOC_SHIFT)         /*  32-way  */
152                | (2 << ARM_CACHETYPE_ILINE_SHIFT);         /*  8 words/line  */
153    
154          /*  Coprocessor 15 = the system control coprocessor.  */          /*  Coprocessor 15 = the system control coprocessor.  */
155          cpu->cd.arm.coproc[15] = arm_coproc_15;          cpu->cd.arm.coproc[15] = arm_coproc_15;
156    
157            /*  Coprocessor 14 for XScale:  */
158            if (cpu->cd.arm.cpu_type.flags & ARM_XSCALE)
159                    cpu->cd.arm.coproc[14] = arm_coproc_xscale_14;
160    
161          /*          /*
162           *  NOTE/TODO: Ugly hack for OpenFirmware emulation:           *  NOTE/TODO: Ugly hack for OpenFirmware emulation:
163           */           */
# Line 140  int arm_cpu_new(struct cpu *cpu, struct Line 167  int arm_cpu_new(struct cpu *cpu, struct
167                  store_32bit_word(cpu, cpu->cd.arm.of_emul_addr, 0xef8c64be);                  store_32bit_word(cpu, cpu->cd.arm.of_emul_addr, 0xef8c64be);
168          }          }
169    
170            cpu->cd.arm.flags = cpu->cd.arm.cpsr >> 28;
171    
172            CPU_SETTINGS_ADD_REGISTER64("pc", cpu->pc);
173            for (i=0; i<N_ARM_REGS - 1; i++)
174                    CPU_SETTINGS_ADD_REGISTER32(arm_regname[i], cpu->cd.arm.r[i]);
175    
176            /*  Register the CPU's "IRQ" and "FIQ" interrupts:  */
177            {
178                    struct interrupt template;
179                    char name[50];
180                    snprintf(name, sizeof(name), "%s.irq", cpu->path);
181    
182                    memset(&template, 0, sizeof(template));
183                    template.line = 0;
184                    template.name = name;
185                    template.extra = cpu;
186                    template.interrupt_assert = arm_irq_interrupt_assert;
187                    template.interrupt_deassert = arm_irq_interrupt_deassert;
188                    interrupt_handler_register(&template);
189    
190                    /*  FIQ: TODO  */
191            }
192    
193    
194          return 1;          return 1;
195  }  }
196    
# Line 163  void arm_setup_initial_translation_table Line 214  void arm_setup_initial_translation_table
214          }          }
215    
216          cpu->cd.arm.control |= ARM_CONTROL_MMU;          cpu->cd.arm.control |= ARM_CONTROL_MMU;
217            cpu->translate_v2p = arm_translate_v2p_mmu;
218          cpu->cd.arm.dacr |= 0x00000003;          cpu->cd.arm.dacr |= 0x00000003;
219          cpu->cd.arm.ttb = ttb_addr;          cpu->cd.arm.ttb = ttb_addr;
220    
# Line 175  void arm_setup_initial_translation_table Line 227  void arm_setup_initial_translation_table
227                          uint32_t addr = cpu->cd.arm.ttb +                          uint32_t addr = cpu->cd.arm.ttb +
228                              (((j << 28) + (i << 20)) >> 18);                              (((j << 28) + (i << 20)) >> 18);
229                          uint32_t d = (1048576*i) | 0xc02;                          uint32_t d = (1048576*i) | 0xc02;
230    
231                            if (cpu->byte_order == EMUL_LITTLE_ENDIAN) {
232                                    descr[0] = d;       descr[1] = d >> 8;
233                                    descr[2] = d >> 16; descr[3] = d >> 24;
234                            } else {
235                                    descr[3] = d;       descr[2] = d >> 8;
236                                    descr[1] = d >> 16; descr[0] = d >> 24;
237                            }
238                            cpu->memory_rw(cpu, cpu->mem, addr, &descr[0],
239                                sizeof(descr), MEM_WRITE, PHYSICAL | NO_EXCEPTIONS);
240                    }
241    }
242    
243    
244  /*  /*
245  d = (1048576 * (i + (j==12? 10 : j)*256)) | 2;   *  arm_translation_table_set_l1():
246  */   */
247    void arm_translation_table_set_l1(struct cpu *cpu, uint32_t vaddr,
248            uint32_t paddr)
249    {
250            unsigned int i, j, vhigh = vaddr >> 28, phigh = paddr >> 28;
251    
252            for (i=0; i<256; i++)
253                    for (j=vhigh; j<=vhigh; j++) {
254                            unsigned char descr[4];
255                            uint32_t addr = cpu->cd.arm.ttb +
256                                (((j << 28) + (i << 20)) >> 18);
257                            uint32_t d = ((phigh << 28) + 1048576*i) | 0xc02;
258    
259                            if (cpu->byte_order == EMUL_LITTLE_ENDIAN) {
260                                    descr[0] = d;       descr[1] = d >> 8;
261                                    descr[2] = d >> 16; descr[3] = d >> 24;
262                            } else {
263                                    descr[3] = d;       descr[2] = d >> 8;
264                                    descr[1] = d >> 16; descr[0] = d >> 24;
265                            }
266                            cpu->memory_rw(cpu, cpu->mem, addr, &descr[0],
267                                sizeof(descr), MEM_WRITE, PHYSICAL | NO_EXCEPTIONS);
268                    }
269    }
270    
271    
272    /*
273     *  arm_translation_table_set_l1_b():
274     */
275    void arm_translation_table_set_l1_b(struct cpu *cpu, uint32_t vaddr,
276            uint32_t paddr)
277    {
278            unsigned int i, j, vhigh = vaddr >> 24, phigh = paddr >> 24;
279    
280            for (i=0; i<16; i++)
281                    for (j=vhigh; j<=vhigh; j++) {
282                            unsigned char descr[4];
283                            uint32_t addr = cpu->cd.arm.ttb +
284                                (((j << 24) + (i << 20)) >> 18);
285                            uint32_t d = ((phigh << 24) + 1048576*i) | 0xc02;
286    
287                          if (cpu->byte_order == EMUL_LITTLE_ENDIAN) {                          if (cpu->byte_order == EMUL_LITTLE_ENDIAN) {
288                                  descr[0] = d;       descr[1] = d >> 8;                                  descr[0] = d;       descr[1] = d >> 8;
289                                  descr[2] = d >> 16; descr[3] = d >> 24;                                  descr[2] = d >> 16; descr[3] = d >> 24;
# Line 226  void arm_cpu_list_available_types(void) Line 332  void arm_cpu_list_available_types(void)
332    
333    
334  /*  /*
  *  arm_cpu_register_match():  
  */  
 void arm_cpu_register_match(struct machine *m, char *name,  
         int writeflag, uint64_t *valuep, int *match_register)  
 {  
         int i, cpunr = 0;  
   
         /*  CPU number:  */  
   
         /*  TODO  */  
   
         /*  Register names:  */  
         for (i=0; i<N_ARM_REGS; i++) {  
                 if (strcasecmp(name, arm_regname[i]) == 0) {  
                         if (writeflag) {  
                                 m->cpus[cpunr]->cd.arm.r[i] = *valuep;  
                                 if (i == ARM_PC)  
                                         m->cpus[cpunr]->pc = *valuep;  
                         } else  
                                 *valuep = m->cpus[cpunr]->cd.arm.r[i];  
                         *match_register = 1;  
                 }  
         }  
 }  
   
   
 /*  
335   *  arm_cpu_register_dump():   *  arm_cpu_register_dump():
336   *   *
337   *  Dump cpu registers in a relatively readable format.   *  Dump cpu registers in a relatively readable format.
# Line 267  void arm_cpu_register_dump(struct cpu *c Line 346  void arm_cpu_register_dump(struct cpu *c
346          int mode = cpu->cd.arm.cpsr & ARM_FLAG_MODE;          int mode = cpu->cd.arm.cpsr & ARM_FLAG_MODE;
347          int i, x = cpu->cpu_id;          int i, x = cpu->cpu_id;
348    
349            cpu->cd.arm.cpsr &= 0x0fffffff;
350            cpu->cd.arm.cpsr |= (cpu->cd.arm.flags << 28);
351    
352          if (gprs) {          if (gprs) {
353                  symbol = get_symbol_name(&cpu->machine->symbol_context,                  symbol = get_symbol_name(&cpu->machine->symbol_context,
354                      cpu->cd.arm.r[ARM_PC], &offset);                      cpu->pc, &offset);
355                  debug("cpu%i:  cpsr = ", x);                  debug("cpu%i:  cpsr = ", x);
356                  debug("%s%s%s%s%s%s",                  debug("%s%s%s%s%s%s",
357                      (cpu->cd.arm.cpsr & ARM_FLAG_N)? "N" : "n",                      (cpu->cd.arm.cpsr & ARM_FLAG_N)? "N" : "n",
# Line 279  void arm_cpu_register_dump(struct cpu *c Line 361  void arm_cpu_register_dump(struct cpu *c
361                      (cpu->cd.arm.cpsr & ARM_FLAG_I)? "I" : "i",                      (cpu->cd.arm.cpsr & ARM_FLAG_I)? "I" : "i",
362                      (cpu->cd.arm.cpsr & ARM_FLAG_F)? "F" : "f");                      (cpu->cd.arm.cpsr & ARM_FLAG_F)? "F" : "f");
363                  if (mode < ARM_MODE_USR32)                  if (mode < ARM_MODE_USR32)
364                          debug("   pc =  0x%07x",                          debug("   pc =  0x%07x", (int)(cpu->pc & 0x03ffffff));
                             (int)(cpu->cd.arm.r[ARM_PC] & 0x03ffffff));  
365                  else                  else
366                          debug("   pc = 0x%08x", (int)cpu->cd.arm.r[ARM_PC]);                          debug("   pc = 0x%08x", (int)cpu->pc);
367    
368                  debug("  <%s>\n", symbol != NULL? symbol : " no symbol ");                  debug("  <%s>\n", symbol != NULL? symbol : " no symbol ");
369    
# Line 319  void arm_cpu_register_dump(struct cpu *c Line 400  void arm_cpu_register_dump(struct cpu *c
400                  }                  }
401    
402                  if (m != ARM_MODE_USR32 && m != ARM_MODE_SYS32) {                  if (m != ARM_MODE_USR32 && m != ARM_MODE_SYS32) {
403                          debug("cpu%i:  usr r8..r14 =", x);                          debug("cpu%i:  usr r8-14:", x);
404                          for (i=0; i<7; i++)                          for (i=0; i<7; i++)
405                                  debug(" %08x", cpu->cd.arm.default_r8_r14[i]);                                  debug(" %08x", cpu->cd.arm.default_r8_r14[i]);
406                          debug("\n");                          debug("\n");
407                  }                  }
408    
409                  if (m != ARM_MODE_FIQ32) {                  if (m != ARM_MODE_FIQ32) {
410                          debug("cpu%i:  fiq r8..r14 =", x);                          debug("cpu%i:  fiq r8-14:", x);
411                          for (i=0; i<7; i++)                          for (i=0; i<7; i++)
412                                  debug(" %08x", cpu->cd.arm.fiq_r8_r14[i]);                                  debug(" %08x", cpu->cd.arm.fiq_r8_r14[i]);
413                          debug("\n");                          debug("\n");
414                  }                  }
415    
416                  if (m != ARM_MODE_IRQ32) {                  if (m != ARM_MODE_IRQ32) {
417                          debug("cpu%i:  irq r13..r14 =", x);                          debug("cpu%i:  irq r13-14:", x);
418                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
419                                  debug(" %08x", cpu->cd.arm.irq_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.irq_r13_r14[i]);
420                          debug("\n");                          debug("\n");
421                  }                  }
422    
423                  if (m != ARM_MODE_SVC32) {                  if (m != ARM_MODE_SVC32) {
424                          debug("cpu%i:  svc r13..r14 =", x);                          debug("cpu%i:  svc r13-14:", x);
425                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
426                                  debug(" %08x", cpu->cd.arm.svc_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.svc_r13_r14[i]);
427                          debug("\n");                          debug("\n");
428                  }                  }
429    
430                  if (m != ARM_MODE_ABT32) {                  if (m != ARM_MODE_ABT32) {
431                          debug("cpu%i:  abt r13..r14 =", x);                          debug("cpu%i:  abt r13-14:", x);
432                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
433                                  debug(" %08x", cpu->cd.arm.abt_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.abt_r13_r14[i]);
434                          debug("\n");                          debug("\n");
435                  }                  }
436    
437                  if (m != ARM_MODE_UND32) {                  if (m != ARM_MODE_UND32) {
438                          debug("cpu%i:  und r13..r14 =", x);                          debug("cpu%i:  und r13-14:", x);
439                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
440                                  debug(" %08x", cpu->cd.arm.und_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.und_r13_r14[i]);
441                          debug("\n");                          debug("\n");
# Line 391  void arm_cpu_register_dump(struct cpu *c Line 472  void arm_cpu_register_dump(struct cpu *c
472                      cpu->cd.arm.control &                      cpu->cd.arm.control &
473                      ARM_CONTROL_V? "yes (0xffff0000)" : "no");                      ARM_CONTROL_V? "yes (0xffff0000)" : "no");
474    
475                    /*  TODO: auxctrl on which CPU types?  */
476                    if (cpu->cd.arm.cpu_type.flags & ARM_XSCALE) {
477                            debug("cpu%i:  auxctrl = 0x%08x\n", x,
478                                cpu->cd.arm.auxctrl);
479                            debug("cpu%i:      minidata cache attr = 0x%x\n", x,
480                                (cpu->cd.arm.auxctrl & ARM_AUXCTRL_MD)
481                                >> ARM_AUXCTRL_MD_SHIFT);
482                            debug("cpu%i:      page table memory attr: %i\n", x,
483                                (cpu->cd.arm.auxctrl & ARM_AUXCTRL_P)? 1 : 0);
484                            debug("cpu%i:      write buffer coalescing: %s\n", x,
485                                (cpu->cd.arm.auxctrl & ARM_AUXCTRL_K)?
486                                "disabled" : "enabled");
487                    }
488    
489                  debug("cpu%i:  ttb = 0x%08x  dacr = 0x%08x\n", x,                  debug("cpu%i:  ttb = 0x%08x  dacr = 0x%08x\n", x,
490                      cpu->cd.arm.ttb, cpu->cd.arm.dacr);                      cpu->cd.arm.ttb, cpu->cd.arm.dacr);
491                  debug("cpu%i:  fsr = 0x%08x  far = 0x%08x\n", x,                  debug("cpu%i:  fsr = 0x%08x  far = 0x%08x\n", x,
# Line 400  void arm_cpu_register_dump(struct cpu *c Line 495  void arm_cpu_register_dump(struct cpu *c
495    
496    
497  /*  /*
  *  arm_cpu_show_full_statistics():  
  *  
  *  Show detailed statistics on opcode usage on each cpu.  
  */  
 void arm_cpu_show_full_statistics(struct machine *m)  
 {  
         fatal("arm_cpu_show_full_statistics(): TODO\n");  
 }  
   
   
 /*  
  *  arm_cpu_tlbdump():  
  *  
  *  Called from the debugger to dump the TLB in a readable format.  
  *  x is the cpu number to dump, or -1 to dump all CPUs.  
  *  
  *  If rawflag is nonzero, then the TLB contents isn't formated nicely,  
  *  just dumped.  
  */  
 void arm_cpu_tlbdump(struct machine *m, int x, int rawflag)  
 {  
         fatal("arm_cpu_tlbdump(): TODO\n");  
 }  
   
   
 /*  
498   *  arm_save_register_bank():   *  arm_save_register_bank():
499   */   */
500  void arm_save_register_bank(struct cpu *cpu)  void arm_save_register_bank(struct cpu *cpu)
# Line 524  void arm_load_register_bank(struct cpu * Line 593  void arm_load_register_bank(struct cpu *
593   */   */
594  void arm_exception(struct cpu *cpu, int exception_nr)  void arm_exception(struct cpu *cpu, int exception_nr)
595  {  {
         int arm_exception_to_mode[N_ARM_EXCEPTIONS] = ARM_EXCEPTION_TO_MODE;  
596          int oldmode, newmode;          int oldmode, newmode;
597          uint32_t retaddr;          uint32_t retaddr;
598    
# Line 535  void arm_exception(struct cpu *cpu, int Line 603  void arm_exception(struct cpu *cpu, int
603    
604          retaddr = cpu->pc;          retaddr = cpu->pc;
605    
606          debug("[ arm_exception(): ");          if (!quiet_mode) {
607                    debug("[ arm_exception(): ");
608                    switch (exception_nr) {
609                    case ARM_EXCEPTION_RESET:
610                            fatal("RESET: TODO");
611                            break;
612                    case ARM_EXCEPTION_UND:
613                            debug("UNDEFINED");
614                            break;
615                    case ARM_EXCEPTION_SWI:
616                            debug("SWI");
617                            break;
618                    case ARM_EXCEPTION_PREF_ABT:
619                            debug("PREFETCH ABORT");
620                            break;
621                    case ARM_EXCEPTION_IRQ:
622                            debug("IRQ");
623                            break;
624                    case ARM_EXCEPTION_FIQ:
625                            debug("FIQ");
626                            break;
627                    case ARM_EXCEPTION_DATA_ABT:
628                            debug("DATA ABORT, far=0x%08x fsr=0x%02x",
629                                cpu->cd.arm.far, cpu->cd.arm.fsr);
630                            break;
631                    }
632                    debug(" ]\n");
633            }
634    
635          switch (exception_nr) {          switch (exception_nr) {
636          case ARM_EXCEPTION_RESET:          case ARM_EXCEPTION_RESET:
637                  cpu->running = 0;                  cpu->running = 0;
638                  fatal("RESET: TODO");                  fatal("ARM RESET: TODO");
639                  exit(1);                  exit(1);
         case ARM_EXCEPTION_UND:  
                 debug("UNDEFINED");  
                 retaddr += 4;  
                 break;  
         case ARM_EXCEPTION_SWI:  
                 debug("SWI");  
                 retaddr += 4;  
                 break;  
         case ARM_EXCEPTION_PREF_ABT:  
                 debug("PREFETCH ABORT");  
                 retaddr += 4;  
                 break;  
         case ARM_EXCEPTION_IRQ:  
                 debug("IRQ");  
                 retaddr += 4;  
                 break;  
         case ARM_EXCEPTION_FIQ:  
                 debug("FIQ");  
                 retaddr += 4;  
                 break;  
640          case ARM_EXCEPTION_DATA_ABT:          case ARM_EXCEPTION_DATA_ABT:
641                  debug("DATA ABORT, far=0x%08x fsr=0x%02x",                  retaddr += 4;
                     cpu->cd.arm.far, cpu->cd.arm.fsr);  
                 retaddr += 8;  
642                  break;                  break;
643          }          }
644    
645          debug(" ]\n");          retaddr += 4;
646    
647          arm_save_register_bank(cpu);          arm_save_register_bank(cpu);
648    
649            cpu->cd.arm.cpsr &= 0x0fffffff;
650            cpu->cd.arm.cpsr |= (cpu->cd.arm.flags << 28);
651    
652          switch (arm_exception_to_mode[exception_nr]) {          switch (arm_exception_to_mode[exception_nr]) {
653          case ARM_MODE_SVC32:          case ARM_MODE_SVC32:
654                  cpu->cd.arm.spsr_svc = cpu->cd.arm.cpsr; break;                  cpu->cd.arm.spsr_svc = cpu->cd.arm.cpsr; break;
# Line 599  void arm_exception(struct cpu *cpu, int Line 675  void arm_exception(struct cpu *cpu, int
675          cpu->cd.arm.cpsr &= ~ARM_FLAG_MODE;          cpu->cd.arm.cpsr &= ~ARM_FLAG_MODE;
676          cpu->cd.arm.cpsr |= arm_exception_to_mode[exception_nr];          cpu->cd.arm.cpsr |= arm_exception_to_mode[exception_nr];
677    
678            /*
679             *  Usually, an exception should change modes (so that saved status
680             *  bits don't get lost). However, Linux on ARM seems to use floating
681             *  point instructions in the kernel (!), and it emulates those using
682             *  its own fp emulation code. This leads to a situation where we
683             *  sometimes change from SVC32 to SVC32.
684             */
685          newmode = cpu->cd.arm.cpsr & ARM_FLAG_MODE;          newmode = cpu->cd.arm.cpsr & ARM_FLAG_MODE;
686          if (oldmode == newmode) {          if (oldmode == newmode && oldmode != ARM_MODE_SVC32) {
687                  fatal("Exception caused no mode change? TODO\n");                  fatal("[ WARNING! Exception caused no mode change? "
688                  exit(1);                      "mode 0x%02x (pc=0x%x) ]\n", newmode, (int)cpu->pc);
689                    /*  exit(1);  */
690          }          }
691    
692          cpu->cd.arm.cpsr |= ARM_FLAG_I;          cpu->cd.arm.cpsr |= ARM_FLAG_I;
# Line 613  void arm_exception(struct cpu *cpu, int Line 697  void arm_exception(struct cpu *cpu, int
697          /*  Load the new register bank, if we switched:  */          /*  Load the new register bank, if we switched:  */
698          arm_load_register_bank(cpu);          arm_load_register_bank(cpu);
699    
700          /*  Set the return address and new PC:  */          /*
701             *  Set the return address and new PC.
702             *
703             *  NOTE: r[ARM_PC] is also set; see cpu_arm_instr_loadstore.c for
704             *  details. (If an exception occurs during a load into the pc
705             *  register, the code in that file assumes that the r[ARM_PC]
706             *  was changed to the address of the exception handler.)
707             */
708          cpu->cd.arm.r[ARM_LR] = retaddr;          cpu->cd.arm.r[ARM_LR] = retaddr;
   
709          cpu->pc = cpu->cd.arm.r[ARM_PC] = exception_nr * 4 +          cpu->pc = cpu->cd.arm.r[ARM_PC] = exception_nr * 4 +
710              ((cpu->cd.arm.control & ARM_CONTROL_V)? 0xffff0000 : 0);              ((cpu->cd.arm.control & ARM_CONTROL_V)? 0xffff0000 : 0);
711          arm_pc_to_pointers(cpu);          quick_pc_to_pointers(cpu);
712  }  }
713    
714    
715  /*  /*
716   *  arm_cpu_interrupt():   *  arm_cpu_tlbdump():
717   *   *
718   *  0..31 are used as footbridge interrupt numbers, 32..47 = ISA,   *  Called from the debugger to dump the TLB in a readable format.
719   *  64 is used as a "re-assert" signal to cpu->machine->md_interrupt().   *  x is the cpu number to dump, or -1 to dump all CPUs.
720   *   *
721   *  TODO: don't hardcode to footbridge!   *  If rawflag is nonzero, then the TLB contents isn't formated nicely,
722     *  just dumped.
723   */   */
724  int arm_cpu_interrupt(struct cpu *cpu, uint64_t irq_nr)  void arm_cpu_tlbdump(struct machine *m, int x, int rawflag)
725  {  {
726          /*  fatal("arm_cpu_interrupt(): 0x%llx\n", (int)irq_nr);  */  }
         if (irq_nr <= 64) {  
                 if (cpu->machine->md_interrupt != NULL)  
                         cpu->machine->md_interrupt(cpu->machine,  
                             cpu, irq_nr, 1);  
                 else  
                         fatal("arm_cpu_interrupt(): md_interrupt == NULL\n");  
         } else {  
                 /*  Assert ARM IRQs:  */  
                 cpu->cd.arm.irq_asserted = 1;  
         }  
727    
728          return 1;  
729    static void add_response_word(struct cpu *cpu, char *r, uint32_t value,
730            size_t maxlen)
731    {
732            if (cpu->byte_order == EMUL_LITTLE_ENDIAN) {
733                    value = ((value & 0xff) << 24) +
734                            ((value & 0xff00) << 8) +
735                            ((value & 0xff0000) >> 8) +
736                            ((value & 0xff000000) >> 24);
737            }
738            snprintf(r + strlen(r), maxlen - strlen(r), "%08"PRIx32, value);
739  }  }
740    
741    
742  /*  /*
743   *  arm_cpu_interrupt_ack():   *  arm_cpu_gdb_stub():
744     *
745     *  Execute a "remote GDB" command. Returns a newly allocated response string
746     *  on success, NULL on failure.
747   */   */
748  int arm_cpu_interrupt_ack(struct cpu *cpu, uint64_t irq_nr)  char *arm_cpu_gdb_stub(struct cpu *cpu, char *cmd)
749  {  {
750          if (irq_nr <= 64) {          if (strcmp(cmd, "g") == 0) {
751                  if (cpu->machine->md_interrupt != NULL)                  /*  15 gprs, pc, 8 fprs, fps, cpsr.  */
752                          cpu->machine->md_interrupt(cpu->machine,                  int i;
753                              cpu, irq_nr, 0);                  char *r;
754          } else {                  size_t len = 1 + 18 * sizeof(uint32_t);
755                  /*  De-assert ARM IRQs:  */                  r = malloc(len);
756                  cpu->cd.arm.irq_asserted = 0;                  if (r == NULL) {
757                            fprintf(stderr, "out of memory\n");
758                            exit(1);
759                    }
760                    r[0] = '\0';
761                    for (i=0; i<15; i++)
762                            add_response_word(cpu, r, cpu->cd.arm.r[i], len);
763                    add_response_word(cpu, r, cpu->pc, len);
764                    /*  TODO: fprs:  */
765                    for (i=0; i<8; i++)
766                            add_response_word(cpu, r, 0, len);
767                    /*  TODO: fps  */
768                    add_response_word(cpu, r, 0, len);
769                    add_response_word(cpu, r, cpu->cd.arm.cpsr, len);
770                    return r;
771          }          }
772    
773          return 1;          if (cmd[0] == 'p') {
774                    int regnr = strtol(cmd + 1, NULL, 16);
775                    size_t len = 2 * sizeof(uint32_t) + 1;
776                    char *r = malloc(len);
777                    r[0] = '\0';
778                    if (regnr == ARM_PC) {
779                            add_response_word(cpu, r, cpu->pc, len);
780                    } else if (regnr >= 0 && regnr < ARM_PC) {
781                            add_response_word(cpu, r, cpu->cd.arm.r[regnr], len);
782                    } else if (regnr >= 0x10 && regnr <= 0x17) {
783                            /*  TODO: fprs  */
784                            add_response_word(cpu, r, 0, len);
785                            add_response_word(cpu, r, 0, len);
786                            add_response_word(cpu, r, 0, len);
787                    } else if (regnr == 0x18) {
788                            /*  TODO: fps  */
789                            add_response_word(cpu, r, 0, len);
790                    } else if (regnr == 0x19) {
791                            add_response_word(cpu, r, cpu->cd.arm.cpsr, len);
792                    }
793                    return r;
794            }
795    
796            fatal("arm_cpu_gdb_stub(): TODO\n");
797            return NULL;
798    }
799    
800    
801    /*
802     *  arm_irq_interrupt_assert():
803     */
804    void arm_irq_interrupt_assert(struct interrupt *interrupt)
805    {
806            struct cpu *cpu = (struct cpu *) interrupt->extra;
807            cpu->cd.arm.irq_asserted = 1;
808    }
809    
810    
811    /*
812     *  arm_irq_interrupt_deassert():
813     */
814    void arm_irq_interrupt_deassert(struct interrupt *interrupt)
815    {
816            struct cpu *cpu = (struct cpu *) interrupt->extra;
817            cpu->cd.arm.irq_asserted = 0;
818  }  }
819    
820    
# Line 679  int arm_cpu_interrupt_ack(struct cpu *cp Line 831  int arm_cpu_interrupt_ack(struct cpu *cp
831   *  cpu->pc for relative addresses.   *  cpu->pc for relative addresses.
832   */                       */                    
833  int arm_cpu_disassemble_instr(struct cpu *cpu, unsigned char *ib,  int arm_cpu_disassemble_instr(struct cpu *cpu, unsigned char *ib,
834          int running, uint64_t dumpaddr, int bintrans)          int running, uint64_t dumpaddr)
835  {  {
836          uint32_t iw, tmp;          uint32_t iw, tmp;
837          int main_opcode, secondary_opcode, s_bit, r16, r12, r8;          int main_opcode, secondary_opcode, s_bit, r16, r12, r8;
# Line 752  int arm_cpu_disassemble_instr(struct cpu Line 904  int arm_cpu_disassemble_instr(struct cpu
904                          int a_bit = (iw >> 21) & 1;                          int a_bit = (iw >> 21) & 1;
905                          debug("%s%sl%s%s\t", u_bit? "s" : "u",                          debug("%s%sl%s%s\t", u_bit? "s" : "u",
906                              a_bit? "mla" : "mul", condition, s_bit? "s" : "");                              a_bit? "mla" : "mul", condition, s_bit? "s" : "");
907                          debug("%s,", arm_regname[r12]);                          debug("%s,%s,", arm_regname[r12], arm_regname[r16]);
908                          debug("%s,", arm_regname[r16]);                          debug("%s,%s\n", arm_regname[iw&15], arm_regname[r8]);
909                          debug("%s,", arm_regname[iw & 15]);                          break;
910                          debug("%s\n", arm_regname[r8]);                  }
911    
912                    /*
913                     *  xxxx0001 0000nnnn dddd0000 0101mmmm  qadd Rd,Rm,Rn
914                     *  xxxx0001 0010nnnn dddd0000 0101mmmm  qsub Rd,Rm,Rn
915                     *  xxxx0001 0100nnnn dddd0000 0101mmmm  qdadd Rd,Rm,Rn
916                     *  xxxx0001 0110nnnn dddd0000 0101mmmm  qdsub Rd,Rm,Rn
917                     */
918                    if ((iw & 0x0f900ff0) == 0x01000050) {
919                            debug("q%s%s%s\t", iw & 0x400000? "d" : "",
920                                iw & 0x200000? "sub" : "add", condition);
921                            debug("%s,%s,%s\n", arm_regname[r12],
922                                arm_regname[iw&15], arm_regname[r16]);
923                          break;                          break;
924                  }                  }
925    
# Line 813  int arm_cpu_disassemble_instr(struct cpu Line 977  int arm_cpu_disassemble_instr(struct cpu
977                  }                  }
978    
979                  /*                  /*
980                     *  xxxx0001 01101111 dddd1111 0001mmmm    CLZ Rd,Rm
981                     */
982                    if ((iw & 0x0fff0ff0) == 0x016f0f10) {
983                            debug("clz%s\t", condition);
984                            debug("%s,%s\n", arm_regname[r12], arm_regname[iw&15]);
985                            break;
986                    }
987    
988                    /*
989                     *  xxxx0001 0000dddd nnnnssss 1yx0mmmm  SMLAxy Rd,Rm,Rs,Rn
990                     *  xxxx0001 0100dddd DDDDssss 1yx0mmmm  SMLALxy RdL,RdH,Rm,Rs
991                     *  xxxx0001 0010dddd nnnnssss 1y00mmmm  SMLAWy Rd,Rm,Rs,Rn
992                     *  xxxx0001 0110dddd 0000ssss 1yx0mmmm  SMULxy Rd,Rm,Rs
993                     *  xxxx0001 0010dddd 0000ssss 1y10mmmm  SMULWy Rd,Rm,Rs
994                     */
995                    if ((iw & 0x0ff00090) == 0x01000080) {
996                            debug("smla%s%s%s\t",
997                                iw & 0x20? "t" : "b", iw & 0x40? "t" : "b",
998                                condition);
999                            debug("%s,%s,%s,%s\n", arm_regname[r16],
1000                                arm_regname[iw&15], arm_regname[r8],
1001                                arm_regname[r12]);
1002                            break;
1003                    }
1004                    if ((iw & 0x0ff00090) == 0x01400080) {
1005                            debug("smlal%s%s%s\t",
1006                                iw & 0x20? "t" : "b", iw & 0x40? "t" : "b",
1007                                condition);
1008                            debug("%s,%s,%s,%s\n", arm_regname[r12],
1009                                arm_regname[r16], arm_regname[iw&15],
1010                                arm_regname[r8]);
1011                            break;
1012                    }
1013                    if ((iw & 0x0ff000b0) == 0x01200080) {
1014                            debug("smlaw%s%s\t", iw & 0x40? "t" : "b",
1015                                condition);
1016                            debug("%s,%s,%s,%s\n", arm_regname[r16],
1017                                arm_regname[iw&15], arm_regname[r8],
1018                                arm_regname[r12]);
1019                            break;
1020                    }
1021                    if ((iw & 0x0ff0f090) == 0x01600080) {
1022                            debug("smul%s%s%s\t",
1023                                iw & 0x20? "t" : "b", iw & 0x40? "t" : "b",
1024                                condition);
1025                            debug("%s,%s,%s\n", arm_regname[r16],
1026                                arm_regname[iw&15], arm_regname[r8]);
1027                            break;
1028                    }
1029                    if ((iw & 0x0ff0f0b0) == 0x012000a0) {
1030                            debug("smulw%s%s\t", iw & 0x40? "t" : "b",
1031                                condition);
1032                            debug("%s,%s,%s\n", arm_regname[r16],
1033                                arm_regname[iw&15], arm_regname[r8]);
1034                            break;
1035                    }
1036    
1037                    /*
1038                   *  xxxx000P U1WLnnnn ddddHHHH 1SH1LLLL load/store rd,imm(rn)                   *  xxxx000P U1WLnnnn ddddHHHH 1SH1LLLL load/store rd,imm(rn)
1039                   */                   */
1040                  if ((iw & 0x0e000090) == 0x00000090) {                  if ((iw & 0x0e000090) == 0x00000090) {
1041                            char *op = "st";
1042                          int imm = ((iw >> 4) & 0xf0) | (iw & 0xf);                          int imm = ((iw >> 4) & 0xf0) | (iw & 0xf);
1043                          int regform = !(iw & 0x00400000);                          int regform = !(iw & 0x00400000);
1044                          p_bit = main_opcode & 1;                          p_bit = main_opcode & 1;
# Line 828  int arm_cpu_disassemble_instr(struct cpu Line 1051  int arm_cpu_disassemble_instr(struct cpu
1051                                  break;                                  break;
1052                          }                          }
1053                          /*  Semi-generic case:  */                          /*  Semi-generic case:  */
1054                          debug("%sr%s", iw & 0x00100000? "ld" : "st",                          if (iw & 0x00100000)
1055                              condition);                                  op = "ld";
1056                            if (!l_bit && (iw & 0xd0) == 0xd0)
1057                                    op = iw & 0x20? "st" : "ld";
1058                            debug("%sr%s", op, condition);
1059                          if (!l_bit && (iw & 0xd0) == 0xd0) {                          if (!l_bit && (iw & 0xd0) == 0xd0) {
1060                                  debug("d");             /*  Double-register  */                                  debug("d");             /*  Double-register  */
1061                          } else {                          } else {
# Line 1029  int arm_cpu_disassemble_instr(struct cpu Line 1255  int arm_cpu_disassemble_instr(struct cpu
1255                                  } else {                                  } else {
1256                                          tmpw[0] = addr = cpu->cd.arm.r[r12];                                          tmpw[0] = addr = cpu->cd.arm.r[r12];
1257                                          if (r12 == ARM_PC)                                          if (r12 == ARM_PC)
1258                                                  addr += 8;                                                  addr = cpu->pc + 8;
1259                                  }                                  }
1260                                  debug(": ");                                  debug(": ");
1261                                  if (b_bit)                                  if (b_bit)
# Line 1093  int arm_cpu_disassemble_instr(struct cpu Line 1319  int arm_cpu_disassemble_instr(struct cpu
1319                  break;                  break;
1320          case 0xc:                               /*  Coprocessor  */          case 0xc:                               /*  Coprocessor  */
1321          case 0xd:                               /*  LDC/STC  */          case 0xd:                               /*  LDC/STC  */
1322                    /*
1323                     *  xxxx1100 0100nnnn ddddcccc oooommmm    MCRR c,op,Rd,Rn,CRm
1324                     *  xxxx1100 0101nnnn ddddcccc oooommmm    MRRC c,op,Rd,Rn,CRm
1325                     */
1326                    if ((iw & 0x0fe00fff) == 0x0c400000) {
1327                            debug("%s%s\t", iw & 0x100000? "mra" : "mar",
1328                                condition);
1329                            if (iw & 0x100000)
1330                                    debug("%s,%s,acc0\n",
1331                                        arm_regname[r12], arm_regname[r16]);
1332                            else
1333                                    debug("acc0,%s,%s\n",
1334                                        arm_regname[r12], arm_regname[r16]);
1335                            break;
1336                    }
1337                    if ((iw & 0x0fe00000) == 0x0c400000) {
1338                            debug("%s%s\t", iw & 0x100000? "mrrc" : "mcrr",
1339                                condition);
1340                            debug("%i,%i,%s,%s,cr%i\n", r8, (iw >> 4) & 15,
1341                                arm_regname[r12], arm_regname[r16], iw & 15);
1342                            break;
1343                    }
1344    
1345                  /*  xxxx110P UNWLnnnn DDDDpppp oooooooo LDC/STC  */                  /*  xxxx110P UNWLnnnn DDDDpppp oooooooo LDC/STC  */
1346                  debug("TODO: coprocessor LDC/STC\n");                  debug("TODO: coprocessor LDC/STC\n");
1347                  break;                  break;
# Line 1101  int arm_cpu_disassemble_instr(struct cpu Line 1350  int arm_cpu_disassemble_instr(struct cpu
1350                   *  xxxx1110 oooonnnn ddddpppp qqq0mmmm         CDP                   *  xxxx1110 oooonnnn ddddpppp qqq0mmmm         CDP
1351                   *  xxxx1110 oooLNNNN ddddpppp qqq1MMMM         MRC/MCR                   *  xxxx1110 oooLNNNN ddddpppp qqq1MMMM         MRC/MCR
1352                   */                   */
1353                    if ((iw & 0x0ff00ff0) == 0x0e200010) {
1354                            /*  Special case: mia* DSP instructions  */
1355                            switch ((iw >> 16) & 0xf) {
1356                            case  0: debug("mia"); break;
1357                            case  8: debug("miaph"); break;
1358                            case 12: debug("miaBB"); break;
1359                            case 13: debug("miaTB"); break;
1360                            case 14: debug("miaBT"); break;
1361                            case 15: debug("miaTT"); break;
1362                            default: debug("UNKNOWN mia vector instruction?");
1363                            }
1364                            debug("%s\t", condition);
1365                            debug("acc%i,%s,%s\n", ((iw >> 5) & 7),
1366                                arm_regname[iw & 15], arm_regname[r12]);
1367                            break;
1368                    }
1369                  if (iw & 0x10) {                  if (iw & 0x10) {
1370                          debug("%s%s\t",                          debug("%s%s\t",
1371                              (iw & 0x00100000)? "mrc" : "mcr", condition);                              (iw & 0x00100000)? "mrc" : "mcr", condition);
# Line 1157  void arm_mcr_mrc(struct cpu *cpu, uint32 Line 1422  void arm_mcr_mrc(struct cpu *cpu, uint32
1422                  cpu->cd.arm.coproc[cp_num](cpu, opcode1, opcode2, l_bit,                  cpu->cd.arm.coproc[cp_num](cpu, opcode1, opcode2, l_bit,
1423                      crn, crm, rd);                      crn, crm, rd);
1424          else {          else {
1425                  fatal("arm_mcr_mrc: pc=0x%08x, iword=0x%08x: "                  fatal("[ arm_mcr_mrc: pc=0x%08x, iword=0x%08x: "
1426                      "cp_num=%i\n", (int)cpu->pc, iword, cp_num);                      "cp_num=%i ]\n", (int)cpu->pc, iword, cp_num);
1427                  exit(1);                  arm_exception(cpu, ARM_EXCEPTION_UND);
1428                    /*  exit(1);  */
1429          }          }
1430  }  }
1431    
# Line 1174  void arm_mcr_mrc(struct cpu *cpu, uint32 Line 1440  void arm_mcr_mrc(struct cpu *cpu, uint32
1440   */   */
1441  void arm_cdp(struct cpu *cpu, uint32_t iword)  void arm_cdp(struct cpu *cpu, uint32_t iword)
1442  {  {
1443          fatal("arm_cdp: pc=0x%08x, iword=0x%08x\n", (int)cpu->pc, iword);          fatal("[ arm_cdp: pc=0x%08x, iword=0x%08x ]\n", (int)cpu->pc, iword);
1444          exit(1);          arm_exception(cpu, ARM_EXCEPTION_UND);
1445            /*  exit(1);  */
1446  }  }
1447    
1448    
Legend:
Removed from v.16  
changed lines
  Added in v.34
  ViewVC Help
Powered by ViewVC 1.1.26