/[gxemul]/trunk/src/cpus/cpu_arm.c
This is repository of my old source code which isn't updated any more. Go to git.rot13.org for current projects!
ViewVC logotype

Diff of /trunk/src/cpus/cpu_arm.c

Parent Directory Parent Directory | Revision Log Revision Log | View Patch Patch

revision 20 by dpavlin, Mon Oct 8 16:19:23 2007 UTC revision 44 by dpavlin, Mon Oct 8 16:22:56 2007 UTC
# Line 1  Line 1 
1  /*  /*
2   *  Copyright (C) 2005  Anders Gavare.  All rights reserved.   *  Copyright (C) 2005-2007  Anders Gavare.  All rights reserved.
3   *   *
4   *  Redistribution and use in source and binary forms, with or without   *  Redistribution and use in source and binary forms, with or without
5   *  modification, are permitted provided that the following conditions are met:   *  modification, are permitted provided that the following conditions are met:
# Line 25  Line 25 
25   *  SUCH DAMAGE.   *  SUCH DAMAGE.
26   *   *
27   *   *
28   *  $Id: cpu_arm.c,v 1.44 2005/11/19 18:53:07 debug Exp $   *  $Id: cpu_arm.c,v 1.72 2007/06/28 13:36:46 debug Exp $
29   *   *
30   *  ARM CPU emulation.   *  ARM CPU emulation.
31   *   *
# Line 39  Line 39 
39  #include <stdlib.h>  #include <stdlib.h>
40  #include <string.h>  #include <string.h>
41  #include <ctype.h>  #include <ctype.h>
42    #include <unistd.h>
43    
44  #include "arm_cpu_types.h"  #include "arm_cpu_types.h"
45  #include "cpu.h"  #include "cpu.h"
46    #include "interrupt.h"
47  #include "machine.h"  #include "machine.h"
48  #include "memory.h"  #include "memory.h"
49  #include "misc.h"  #include "misc.h"
50    #include "of.h"
51    #include "settings.h"
52  #include "symbol.h"  #include "symbol.h"
53    #include "useremul.h"
54    
55  #define DYNTRANS_32  #define DYNTRANS_32
56  #include "tmp_arm_head.c"  #include "tmp_arm_head.c"
# Line 63  static int arm_dpi_uses_n[16] = { 1,1,1, Line 68  static int arm_dpi_uses_n[16] = { 1,1,1,
68  static int arm_exception_to_mode[N_ARM_EXCEPTIONS] = ARM_EXCEPTION_TO_MODE;  static int arm_exception_to_mode[N_ARM_EXCEPTIONS] = ARM_EXCEPTION_TO_MODE;
69    
70  /*  For quick_pc_to_pointers():  */  /*  For quick_pc_to_pointers():  */
71  #include "arm_quick_pc_to_pointers.h"  void arm_pc_to_pointers(struct cpu *cpu);
72    #include "quick_pc_to_pointers.h"
73    
74    void arm_irq_interrupt_assert(struct interrupt *interrupt);
75    void arm_irq_interrupt_deassert(struct interrupt *interrupt);
76    
77    
78  /*  /*
# Line 75  static int arm_exception_to_mode[N_ARM_E Line 84  static int arm_exception_to_mode[N_ARM_E
84  int arm_cpu_new(struct cpu *cpu, struct memory *mem,  int arm_cpu_new(struct cpu *cpu, struct memory *mem,
85          struct machine *machine, int cpu_id, char *cpu_type_name)          struct machine *machine, int cpu_id, char *cpu_type_name)
86  {  {
87          int any_cache = 0, i, found;          int i, found;
88          struct arm_cpu_type_def cpu_type_defs[] = ARM_CPU_TYPE_DEFS;          struct arm_cpu_type_def cpu_type_defs[] = ARM_CPU_TYPE_DEFS;
89    
90          /*  Scan the list for this cpu type:  */          /*  Scan the list for this cpu type:  */
# Line 90  int arm_cpu_new(struct cpu *cpu, struct Line 99  int arm_cpu_new(struct cpu *cpu, struct
99          if (found == -1)          if (found == -1)
100                  return 0;                  return 0;
101    
102            cpu->run_instr = arm_run_instr;
103          cpu->memory_rw = arm_memory_rw;          cpu->memory_rw = arm_memory_rw;
104          cpu->update_translation_table = arm_update_translation_table;          cpu->update_translation_table = arm_update_translation_table;
105          cpu->invalidate_translation_caches =          cpu->invalidate_translation_caches =
106              arm_invalidate_translation_caches;              arm_invalidate_translation_caches;
107          cpu->invalidate_code_translation = arm_invalidate_code_translation;          cpu->invalidate_code_translation = arm_invalidate_code_translation;
108          cpu->translate_address = arm_translate_address;          cpu->translate_v2p = arm_translate_v2p;
109    
110          cpu->cd.arm.cpu_type    = cpu_type_defs[found];          cpu->cd.arm.cpu_type = cpu_type_defs[found];
111          cpu->name               = cpu->cd.arm.cpu_type.name;          cpu->name            = cpu->cd.arm.cpu_type.name;
112          cpu->is_32bit           = 1;          cpu->is_32bit        = 1;
113            cpu->byte_order      = EMUL_LITTLE_ENDIAN;
114    
115          cpu->cd.arm.cpsr = ARM_FLAG_I | ARM_FLAG_F;          cpu->cd.arm.cpsr = ARM_FLAG_I | ARM_FLAG_F;
116          cpu->cd.arm.control = ARM_CONTROL_PROG32 | ARM_CONTROL_DATA32          cpu->cd.arm.control = ARM_CONTROL_PROG32 | ARM_CONTROL_DATA32
117              | ARM_CONTROL_CACHE | ARM_CONTROL_ICACHE | ARM_CONTROL_ALIGN;              | ARM_CONTROL_CACHE | ARM_CONTROL_ICACHE | ARM_CONTROL_ALIGN;
118            /*  TODO: default auxctrl contents  */
119    
120          if (cpu->machine->prom_emulation) {          if (cpu->machine->prom_emulation) {
121                  cpu->cd.arm.cpsr |= ARM_MODE_SVC32;                  cpu->cd.arm.cpsr |= ARM_MODE_SVC32;
# Line 116  int arm_cpu_new(struct cpu *cpu, struct Line 128  int arm_cpu_new(struct cpu *cpu, struct
128          /*  Only show name and caches etc for CPU nr 0:  */          /*  Only show name and caches etc for CPU nr 0:  */
129          if (cpu_id == 0) {          if (cpu_id == 0) {
130                  debug("%s", cpu->name);                  debug("%s", cpu->name);
131                  if (cpu->cd.arm.cpu_type.icache_shift != 0)                  if (cpu->cd.arm.cpu_type.icache_shift != 0 ||
132                          any_cache = 1;                      cpu->cd.arm.cpu_type.dcache_shift != 0) {
133                  if (cpu->cd.arm.cpu_type.dcache_shift != 0)                          int isize = cpu->cd.arm.cpu_type.icache_shift;
134                          any_cache = 1;                          int dsize = cpu->cd.arm.cpu_type.dcache_shift;
135                  if (any_cache) {                          if (isize != 0)
136                          debug(" (I+D = %i+%i KB",                                  isize = 1 << (isize - 10);
137                              (int)(1 << (cpu->cd.arm.cpu_type.icache_shift-10)),                          if (dsize != 0)
138                              (int)(1 << (cpu->cd.arm.cpu_type.dcache_shift-10)));                                  dsize = 1 << (dsize - 10);
139                          debug(")");                          debug(" (I+D = %i+%i KB)", isize, dsize);
140                  }                  }
141          }          }
142    
143            /*  TODO: Some of these values (iway and dway) aren't used yet:  */
144            cpu->cd.arm.cachetype =
145                  (5 << ARM_CACHETYPE_CLASS_SHIFT)
146                | (1 << ARM_CACHETYPE_HARVARD_SHIFT)
147                | ((cpu->cd.arm.cpu_type.dcache_shift - 9) <<
148                    ARM_CACHETYPE_DSIZE_SHIFT)
149                | (5 << ARM_CACHETYPE_DASSOC_SHIFT)         /*  32-way  */
150                | (2 << ARM_CACHETYPE_DLINE_SHIFT)          /*  8 words/line  */
151                | ((cpu->cd.arm.cpu_type.icache_shift - 9) <<
152                    ARM_CACHETYPE_ISIZE_SHIFT)
153                | (5 << ARM_CACHETYPE_IASSOC_SHIFT)         /*  32-way  */
154                | (2 << ARM_CACHETYPE_ILINE_SHIFT);         /*  8 words/line  */
155    
156          /*  Coprocessor 15 = the system control coprocessor.  */          /*  Coprocessor 15 = the system control coprocessor.  */
157          cpu->cd.arm.coproc[15] = arm_coproc_15;          cpu->cd.arm.coproc[15] = arm_coproc_15;
158    
159            /*  Coprocessor 14 for XScale:  */
160            if (cpu->cd.arm.cpu_type.flags & ARM_XSCALE)
161                    cpu->cd.arm.coproc[14] = arm_coproc_xscale_14;
162    
163          /*          /*
164           *  NOTE/TODO: Ugly hack for OpenFirmware emulation:           *  NOTE/TODO: Ugly hack for OpenFirmware emulation:
165           */           */
# Line 142  int arm_cpu_new(struct cpu *cpu, struct Line 171  int arm_cpu_new(struct cpu *cpu, struct
171    
172          cpu->cd.arm.flags = cpu->cd.arm.cpsr >> 28;          cpu->cd.arm.flags = cpu->cd.arm.cpsr >> 28;
173    
174            CPU_SETTINGS_ADD_REGISTER64("pc", cpu->pc);
175            for (i=0; i<N_ARM_REGS - 1; i++)
176                    CPU_SETTINGS_ADD_REGISTER32(arm_regname[i], cpu->cd.arm.r[i]);
177    
178            /*  Register the CPU's "IRQ" and "FIQ" interrupts:  */
179            {
180                    struct interrupt template;
181                    char name[50];
182                    snprintf(name, sizeof(name), "%s.irq", cpu->path);
183    
184                    memset(&template, 0, sizeof(template));
185                    template.line = 0;
186                    template.name = name;
187                    template.extra = cpu;
188                    template.interrupt_assert = arm_irq_interrupt_assert;
189                    template.interrupt_deassert = arm_irq_interrupt_deassert;
190                    interrupt_handler_register(&template);
191    
192                    /*  FIQ: TODO  */
193            }
194    
195          return 1;          return 1;
196  }  }
197    
# Line 165  void arm_setup_initial_translation_table Line 215  void arm_setup_initial_translation_table
215          }          }
216    
217          cpu->cd.arm.control |= ARM_CONTROL_MMU;          cpu->cd.arm.control |= ARM_CONTROL_MMU;
218          cpu->translate_address = arm_translate_address_mmu;          cpu->translate_v2p = arm_translate_v2p_mmu;
219          cpu->cd.arm.dacr |= 0x00000003;          cpu->cd.arm.dacr |= 0x00000003;
220          cpu->cd.arm.ttb = ttb_addr;          cpu->cd.arm.ttb = ttb_addr;
221    
# Line 283  void arm_cpu_list_available_types(void) Line 333  void arm_cpu_list_available_types(void)
333    
334    
335  /*  /*
  *  arm_cpu_register_match():  
  */  
 void arm_cpu_register_match(struct machine *m, char *name,  
         int writeflag, uint64_t *valuep, int *match_register)  
 {  
         int i, cpunr = 0;  
   
         /*  CPU number:  */  
   
         /*  TODO  */  
   
         /*  Register names:  */  
         for (i=0; i<N_ARM_REGS; i++) {  
                 if (strcasecmp(name, arm_regname[i]) == 0) {  
                         if (writeflag) {  
                                 m->cpus[cpunr]->cd.arm.r[i] = *valuep;  
                                 if (i == ARM_PC)  
                                         m->cpus[cpunr]->pc = *valuep;  
                         } else  
                                 *valuep = m->cpus[cpunr]->cd.arm.r[i];  
                         *match_register = 1;  
                 }  
         }  
 }  
   
   
 /*  
336   *  arm_cpu_register_dump():   *  arm_cpu_register_dump():
337   *   *
338   *  Dump cpu registers in a relatively readable format.   *  Dump cpu registers in a relatively readable format.
# Line 378  void arm_cpu_register_dump(struct cpu *c Line 401  void arm_cpu_register_dump(struct cpu *c
401                  }                  }
402    
403                  if (m != ARM_MODE_USR32 && m != ARM_MODE_SYS32) {                  if (m != ARM_MODE_USR32 && m != ARM_MODE_SYS32) {
404                          debug("cpu%i:  usr r8..r14 =", x);                          debug("cpu%i:  usr r8-14:", x);
405                          for (i=0; i<7; i++)                          for (i=0; i<7; i++)
406                                  debug(" %08x", cpu->cd.arm.default_r8_r14[i]);                                  debug(" %08x", cpu->cd.arm.default_r8_r14[i]);
407                          debug("\n");                          debug("\n");
408                  }                  }
409    
410                  if (m != ARM_MODE_FIQ32) {                  if (m != ARM_MODE_FIQ32) {
411                          debug("cpu%i:  fiq r8..r14 =", x);                          debug("cpu%i:  fiq r8-14:", x);
412                          for (i=0; i<7; i++)                          for (i=0; i<7; i++)
413                                  debug(" %08x", cpu->cd.arm.fiq_r8_r14[i]);                                  debug(" %08x", cpu->cd.arm.fiq_r8_r14[i]);
414                          debug("\n");                          debug("\n");
415                  }                  }
416    
417                  if (m != ARM_MODE_IRQ32) {                  if (m != ARM_MODE_IRQ32) {
418                          debug("cpu%i:  irq r13..r14 =", x);                          debug("cpu%i:  irq r13-14:", x);
419                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
420                                  debug(" %08x", cpu->cd.arm.irq_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.irq_r13_r14[i]);
421                          debug("\n");                          debug("\n");
422                  }                  }
423    
424                  if (m != ARM_MODE_SVC32) {                  if (m != ARM_MODE_SVC32) {
425                          debug("cpu%i:  svc r13..r14 =", x);                          debug("cpu%i:  svc r13-14:", x);
426                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
427                                  debug(" %08x", cpu->cd.arm.svc_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.svc_r13_r14[i]);
428                          debug("\n");                          debug("\n");
429                  }                  }
430    
431                  if (m != ARM_MODE_ABT32) {                  if (m != ARM_MODE_ABT32) {
432                          debug("cpu%i:  abt r13..r14 =", x);                          debug("cpu%i:  abt r13-14:", x);
433                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
434                                  debug(" %08x", cpu->cd.arm.abt_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.abt_r13_r14[i]);
435                          debug("\n");                          debug("\n");
436                  }                  }
437    
438                  if (m != ARM_MODE_UND32) {                  if (m != ARM_MODE_UND32) {
439                          debug("cpu%i:  und r13..r14 =", x);                          debug("cpu%i:  und r13-14:", x);
440                          for (i=0; i<2; i++)                          for (i=0; i<2; i++)
441                                  debug(" %08x", cpu->cd.arm.und_r13_r14[i]);                                  debug(" %08x", cpu->cd.arm.und_r13_r14[i]);
442                          debug("\n");                          debug("\n");
# Line 450  void arm_cpu_register_dump(struct cpu *c Line 473  void arm_cpu_register_dump(struct cpu *c
473                      cpu->cd.arm.control &                      cpu->cd.arm.control &
474                      ARM_CONTROL_V? "yes (0xffff0000)" : "no");                      ARM_CONTROL_V? "yes (0xffff0000)" : "no");
475    
476                    /*  TODO: auxctrl on which CPU types?  */
477                    if (cpu->cd.arm.cpu_type.flags & ARM_XSCALE) {
478                            debug("cpu%i:  auxctrl = 0x%08x\n", x,
479                                cpu->cd.arm.auxctrl);
480                            debug("cpu%i:      minidata cache attr = 0x%x\n", x,
481                                (cpu->cd.arm.auxctrl & ARM_AUXCTRL_MD)
482                                >> ARM_AUXCTRL_MD_SHIFT);
483                            debug("cpu%i:      page table memory attr: %i\n", x,
484                                (cpu->cd.arm.auxctrl & ARM_AUXCTRL_P)? 1 : 0);
485                            debug("cpu%i:      write buffer coalescing: %s\n", x,
486                                (cpu->cd.arm.auxctrl & ARM_AUXCTRL_K)?
487                                "disabled" : "enabled");
488                    }
489    
490                  debug("cpu%i:  ttb = 0x%08x  dacr = 0x%08x\n", x,                  debug("cpu%i:  ttb = 0x%08x  dacr = 0x%08x\n", x,
491                      cpu->cd.arm.ttb, cpu->cd.arm.dacr);                      cpu->cd.arm.ttb, cpu->cd.arm.dacr);
492                  debug("cpu%i:  fsr = 0x%08x  far = 0x%08x\n", x,                  debug("cpu%i:  fsr = 0x%08x  far = 0x%08x\n", x,
# Line 652  void arm_exception(struct cpu *cpu, int Line 689  void arm_exception(struct cpu *cpu, int
689                      "mode 0x%02x (pc=0x%x) ]\n", newmode, (int)cpu->pc);                      "mode 0x%02x (pc=0x%x) ]\n", newmode, (int)cpu->pc);
690                  /*  exit(1);  */                  /*  exit(1);  */
691          }          }
692  #if 0  
 if (oldmode==0x10 && newmode ==0x17 && cpu->pc == 0x1644f0)  
 single_step = 1;  
 /* 00008554 */  
 #endif  
693          cpu->cd.arm.cpsr |= ARM_FLAG_I;          cpu->cd.arm.cpsr |= ARM_FLAG_I;
694          if (exception_nr == ARM_EXCEPTION_RESET ||          if (exception_nr == ARM_EXCEPTION_RESET ||
695              exception_nr == ARM_EXCEPTION_FIQ)              exception_nr == ARM_EXCEPTION_FIQ)
# Line 681  single_step = 1; Line 714  single_step = 1;
714    
715    
716  /*  /*
717   *  arm_cpu_interrupt():   *  arm_cpu_tlbdump():
718   *   *
719   *  0..31 are used as footbridge interrupt numbers, 32..47 = ISA,   *  Called from the debugger to dump the TLB in a readable format.
720   *  64 is used as a "re-assert" signal to cpu->machine->md_interrupt().   *  x is the cpu number to dump, or -1 to dump all CPUs.
721   *   *
722   *  TODO: don't hardcode to footbridge!   *  If rawflag is nonzero, then the TLB contents isn't formated nicely,
723     *  just dumped.
724   */   */
725  int arm_cpu_interrupt(struct cpu *cpu, uint64_t irq_nr)  void arm_cpu_tlbdump(struct machine *m, int x, int rawflag)
726  {  {
         /*  fatal("arm_cpu_interrupt(): 0x%x\n", (int)irq_nr);  */  
         if (irq_nr <= 64) {  
                 if (cpu->machine->md_interrupt != NULL)  
                         cpu->machine->md_interrupt(cpu->machine,  
                             cpu, irq_nr, 1);  
                 else  
                         fatal("arm_cpu_interrupt(): md_interrupt == NULL\n");  
         } else {  
                 /*  Assert ARM IRQs:  */  
                 cpu->cd.arm.irq_asserted = 1;  
         }  
   
         return 1;  
727  }  }
728    
729    
730  /*  /*
731   *  arm_cpu_interrupt_ack():   *  arm_irq_interrupt_assert():
732     *  arm_irq_interrupt_deassert():
733   */   */
734  int arm_cpu_interrupt_ack(struct cpu *cpu, uint64_t irq_nr)  void arm_irq_interrupt_assert(struct interrupt *interrupt)
735  {  {
736          if (irq_nr <= 64) {          struct cpu *cpu = (struct cpu *) interrupt->extra;
737                  if (cpu->machine->md_interrupt != NULL)          cpu->cd.arm.irq_asserted = 1;
738                          cpu->machine->md_interrupt(cpu->machine,  }
739                              cpu, irq_nr, 0);  void arm_irq_interrupt_deassert(struct interrupt *interrupt)
740          } else {  {
741                  /*  De-assert ARM IRQs:  */          struct cpu *cpu = (struct cpu *) interrupt->extra;
742                  cpu->cd.arm.irq_asserted = 0;          cpu->cd.arm.irq_asserted = 0;
         }  
   
         return 1;  
743  }  }
744    
745    
# Line 737  int arm_cpu_interrupt_ack(struct cpu *cp Line 756  int arm_cpu_interrupt_ack(struct cpu *cp
756   *  cpu->pc for relative addresses.   *  cpu->pc for relative addresses.
757   */                       */                    
758  int arm_cpu_disassemble_instr(struct cpu *cpu, unsigned char *ib,  int arm_cpu_disassemble_instr(struct cpu *cpu, unsigned char *ib,
759          int running, uint64_t dumpaddr, int bintrans)          int running, uint64_t dumpaddr)
760  {  {
761          uint32_t iw, tmp;          uint32_t iw, tmp;
762          int main_opcode, secondary_opcode, s_bit, r16, r12, r8;          int main_opcode, secondary_opcode, s_bit, r16, r12, r8;
# Line 1229  int arm_cpu_disassemble_instr(struct cpu Line 1248  int arm_cpu_disassemble_instr(struct cpu
1248                   *  xxxx1100 0100nnnn ddddcccc oooommmm    MCRR c,op,Rd,Rn,CRm                   *  xxxx1100 0100nnnn ddddcccc oooommmm    MCRR c,op,Rd,Rn,CRm
1249                   *  xxxx1100 0101nnnn ddddcccc oooommmm    MRRC c,op,Rd,Rn,CRm                   *  xxxx1100 0101nnnn ddddcccc oooommmm    MRRC c,op,Rd,Rn,CRm
1250                   */                   */
1251                    if ((iw & 0x0fe00fff) == 0x0c400000) {
1252                            debug("%s%s\t", iw & 0x100000? "mra" : "mar",
1253                                condition);
1254                            if (iw & 0x100000)
1255                                    debug("%s,%s,acc0\n",
1256                                        arm_regname[r12], arm_regname[r16]);
1257                            else
1258                                    debug("acc0,%s,%s\n",
1259                                        arm_regname[r12], arm_regname[r16]);
1260                            break;
1261                    }
1262                  if ((iw & 0x0fe00000) == 0x0c400000) {                  if ((iw & 0x0fe00000) == 0x0c400000) {
1263                          debug("%s%s\t", iw & 0x100000? "mrrc" : "mcrr",                          debug("%s%s\t", iw & 0x100000? "mrrc" : "mcrr",
1264                              condition);                              condition);
# Line 1245  int arm_cpu_disassemble_instr(struct cpu Line 1275  int arm_cpu_disassemble_instr(struct cpu
1275                   *  xxxx1110 oooonnnn ddddpppp qqq0mmmm         CDP                   *  xxxx1110 oooonnnn ddddpppp qqq0mmmm         CDP
1276                   *  xxxx1110 oooLNNNN ddddpppp qqq1MMMM         MRC/MCR                   *  xxxx1110 oooLNNNN ddddpppp qqq1MMMM         MRC/MCR
1277                   */                   */
1278                    if ((iw & 0x0ff00ff0) == 0x0e200010) {
1279                            /*  Special case: mia* DSP instructions  */
1280                            switch ((iw >> 16) & 0xf) {
1281                            case  0: debug("mia"); break;
1282                            case  8: debug("miaph"); break;
1283                            case 12: debug("miaBB"); break;
1284                            case 13: debug("miaTB"); break;
1285                            case 14: debug("miaBT"); break;
1286                            case 15: debug("miaTT"); break;
1287                            default: debug("UNKNOWN mia vector instruction?");
1288                            }
1289                            debug("%s\t", condition);
1290                            debug("acc%i,%s,%s\n", ((iw >> 5) & 7),
1291                                arm_regname[iw & 15], arm_regname[r12]);
1292                            break;
1293                    }
1294                  if (iw & 0x10) {                  if (iw & 0x10) {
1295                          debug("%s%s\t",                          debug("%s%s\t",
1296                              (iw & 0x00100000)? "mrc" : "mcr", condition);                              (iw & 0x00100000)? "mrc" : "mcr", condition);
Legend:
Removed from v.20  
changed lines
  Added in v.44
  ViewVC Help
Powered by ViewVC 1.1.26